ps7_init_gpl.c 550 KB

1234567891011121314151617181920212223242526272829303132333435363738394041424344454647484950515253545556575859606162636465666768697071727374757677787980818283848586878889909192939495969798991001011021031041051061071081091101111121131141151161171181191201211221231241251261271281291301311321331341351361371381391401411421431441451461471481491501511521531541551561571581591601611621631641651661671681691701711721731741751761771781791801811821831841851861871881891901911921931941951961971981992002012022032042052062072082092102112122132142152162172182192202212222232242252262272282292302312322332342352362372382392402412422432442452462472482492502512522532542552562572582592602612622632642652662672682692702712722732742752762772782792802812822832842852862872882892902912922932942952962972982993003013023033043053063073083093103113123133143153163173183193203213223233243253263273283293303313323333343353363373383393403413423433443453463473483493503513523533543553563573583593603613623633643653663673683693703713723733743753763773783793803813823833843853863873883893903913923933943953963973983994004014024034044054064074084094104114124134144154164174184194204214224234244254264274284294304314324334344354364374384394404414424434444454464474484494504514524534544554564574584594604614624634644654664674684694704714724734744754764774784794804814824834844854864874884894904914924934944954964974984995005015025035045055065075085095105115125135145155165175185195205215225235245255265275285295305315325335345355365375385395405415425435445455465475485495505515525535545555565575585595605615625635645655665675685695705715725735745755765775785795805815825835845855865875885895905915925935945955965975985996006016026036046056066076086096106116126136146156166176186196206216226236246256266276286296306316326336346356366376386396406416426436446456466476486496506516526536546556566576586596606616626636646656666676686696706716726736746756766776786796806816826836846856866876886896906916926936946956966976986997007017027037047057067077087097107117127137147157167177187197207217227237247257267277287297307317327337347357367377387397407417427437447457467477487497507517527537547557567577587597607617627637647657667677687697707717727737747757767777787797807817827837847857867877887897907917927937947957967977987998008018028038048058068078088098108118128138148158168178188198208218228238248258268278288298308318328338348358368378388398408418428438448458468478488498508518528538548558568578588598608618628638648658668678688698708718728738748758768778788798808818828838848858868878888898908918928938948958968978988999009019029039049059069079089099109119129139149159169179189199209219229239249259269279289299309319329339349359369379389399409419429439449459469479489499509519529539549559569579589599609619629639649659669679689699709719729739749759769779789799809819829839849859869879889899909919929939949959969979989991000100110021003100410051006100710081009101010111012101310141015101610171018101910201021102210231024102510261027102810291030103110321033103410351036103710381039104010411042104310441045104610471048104910501051105210531054105510561057105810591060106110621063106410651066106710681069107010711072107310741075107610771078107910801081108210831084108510861087108810891090109110921093109410951096109710981099110011011102110311041105110611071108110911101111111211131114111511161117111811191120112111221123112411251126112711281129113011311132113311341135113611371138113911401141114211431144114511461147114811491150115111521153115411551156115711581159116011611162116311641165116611671168116911701171117211731174117511761177117811791180118111821183118411851186118711881189119011911192119311941195119611971198119912001201120212031204120512061207120812091210121112121213121412151216121712181219122012211222122312241225122612271228122912301231123212331234123512361237123812391240124112421243124412451246124712481249125012511252125312541255125612571258125912601261126212631264126512661267126812691270127112721273127412751276127712781279128012811282128312841285128612871288128912901291129212931294129512961297129812991300130113021303130413051306130713081309131013111312131313141315131613171318131913201321132213231324132513261327132813291330133113321333133413351336133713381339134013411342134313441345134613471348134913501351135213531354135513561357135813591360136113621363136413651366136713681369137013711372137313741375137613771378137913801381138213831384138513861387138813891390139113921393139413951396139713981399140014011402140314041405140614071408140914101411141214131414141514161417141814191420142114221423142414251426142714281429143014311432143314341435143614371438143914401441144214431444144514461447144814491450145114521453145414551456145714581459146014611462146314641465146614671468146914701471147214731474147514761477147814791480148114821483148414851486148714881489149014911492149314941495149614971498149915001501150215031504150515061507150815091510151115121513151415151516151715181519152015211522152315241525152615271528152915301531153215331534153515361537153815391540154115421543154415451546154715481549155015511552155315541555155615571558155915601561156215631564156515661567156815691570157115721573157415751576157715781579158015811582158315841585158615871588158915901591159215931594159515961597159815991600160116021603160416051606160716081609161016111612161316141615161616171618161916201621162216231624162516261627162816291630163116321633163416351636163716381639164016411642164316441645164616471648164916501651165216531654165516561657165816591660166116621663166416651666166716681669167016711672167316741675167616771678167916801681168216831684168516861687168816891690169116921693169416951696169716981699170017011702170317041705170617071708170917101711171217131714171517161717171817191720172117221723172417251726172717281729173017311732173317341735173617371738173917401741174217431744174517461747174817491750175117521753175417551756175717581759176017611762176317641765176617671768176917701771177217731774177517761777177817791780178117821783178417851786178717881789179017911792179317941795179617971798179918001801180218031804180518061807180818091810181118121813181418151816181718181819182018211822182318241825182618271828182918301831183218331834183518361837183818391840184118421843184418451846184718481849185018511852185318541855185618571858185918601861186218631864186518661867186818691870187118721873187418751876187718781879188018811882188318841885188618871888188918901891189218931894189518961897189818991900190119021903190419051906190719081909191019111912191319141915191619171918191919201921192219231924192519261927192819291930193119321933193419351936193719381939194019411942194319441945194619471948194919501951195219531954195519561957195819591960196119621963196419651966196719681969197019711972197319741975197619771978197919801981198219831984198519861987198819891990199119921993199419951996199719981999200020012002200320042005200620072008200920102011201220132014201520162017201820192020202120222023202420252026202720282029203020312032203320342035203620372038203920402041204220432044204520462047204820492050205120522053205420552056205720582059206020612062206320642065206620672068206920702071207220732074207520762077207820792080208120822083208420852086208720882089209020912092209320942095209620972098209921002101210221032104210521062107210821092110211121122113211421152116211721182119212021212122212321242125212621272128212921302131213221332134213521362137213821392140214121422143214421452146214721482149215021512152215321542155215621572158215921602161216221632164216521662167216821692170217121722173217421752176217721782179218021812182218321842185218621872188218921902191219221932194219521962197219821992200220122022203220422052206220722082209221022112212221322142215221622172218221922202221222222232224222522262227222822292230223122322233223422352236223722382239224022412242224322442245224622472248224922502251225222532254225522562257225822592260226122622263226422652266226722682269227022712272227322742275227622772278227922802281228222832284228522862287228822892290229122922293229422952296229722982299230023012302230323042305230623072308230923102311231223132314231523162317231823192320232123222323232423252326232723282329233023312332233323342335233623372338233923402341234223432344234523462347234823492350235123522353235423552356235723582359236023612362236323642365236623672368236923702371237223732374237523762377237823792380238123822383238423852386238723882389239023912392239323942395239623972398239924002401240224032404240524062407240824092410241124122413241424152416241724182419242024212422242324242425242624272428242924302431243224332434243524362437243824392440244124422443244424452446244724482449245024512452245324542455245624572458245924602461246224632464246524662467246824692470247124722473247424752476247724782479248024812482248324842485248624872488248924902491249224932494249524962497249824992500250125022503250425052506250725082509251025112512251325142515251625172518251925202521252225232524252525262527252825292530253125322533253425352536253725382539254025412542254325442545254625472548254925502551255225532554255525562557255825592560256125622563256425652566256725682569257025712572257325742575257625772578257925802581258225832584258525862587258825892590259125922593259425952596259725982599260026012602260326042605260626072608260926102611261226132614261526162617261826192620262126222623262426252626262726282629263026312632263326342635263626372638263926402641264226432644264526462647264826492650265126522653265426552656265726582659266026612662266326642665266626672668266926702671267226732674267526762677267826792680268126822683268426852686268726882689269026912692269326942695269626972698269927002701270227032704270527062707270827092710271127122713271427152716271727182719272027212722272327242725272627272728272927302731273227332734273527362737273827392740274127422743274427452746274727482749275027512752275327542755275627572758275927602761276227632764276527662767276827692770277127722773277427752776277727782779278027812782278327842785278627872788278927902791279227932794279527962797279827992800280128022803280428052806280728082809281028112812281328142815281628172818281928202821282228232824282528262827282828292830283128322833283428352836283728382839284028412842284328442845284628472848284928502851285228532854285528562857285828592860286128622863286428652866286728682869287028712872287328742875287628772878287928802881288228832884288528862887288828892890289128922893289428952896289728982899290029012902290329042905290629072908290929102911291229132914291529162917291829192920292129222923292429252926292729282929293029312932293329342935293629372938293929402941294229432944294529462947294829492950295129522953295429552956295729582959296029612962296329642965296629672968296929702971297229732974297529762977297829792980298129822983298429852986298729882989299029912992299329942995299629972998299930003001300230033004300530063007300830093010301130123013301430153016301730183019302030213022302330243025302630273028302930303031303230333034303530363037303830393040304130423043304430453046304730483049305030513052305330543055305630573058305930603061306230633064306530663067306830693070307130723073307430753076307730783079308030813082308330843085308630873088308930903091309230933094309530963097309830993100310131023103310431053106310731083109311031113112311331143115311631173118311931203121312231233124312531263127312831293130313131323133313431353136313731383139314031413142314331443145314631473148314931503151315231533154315531563157315831593160316131623163316431653166316731683169317031713172317331743175317631773178317931803181318231833184318531863187318831893190319131923193319431953196319731983199320032013202320332043205320632073208320932103211321232133214321532163217321832193220322132223223322432253226322732283229323032313232323332343235323632373238323932403241324232433244324532463247324832493250325132523253325432553256325732583259326032613262326332643265326632673268326932703271327232733274327532763277327832793280328132823283328432853286328732883289329032913292329332943295329632973298329933003301330233033304330533063307330833093310331133123313331433153316331733183319332033213322332333243325332633273328332933303331333233333334333533363337333833393340334133423343334433453346334733483349335033513352335333543355335633573358335933603361336233633364336533663367336833693370337133723373337433753376337733783379338033813382338333843385338633873388338933903391339233933394339533963397339833993400340134023403340434053406340734083409341034113412341334143415341634173418341934203421342234233424342534263427342834293430343134323433343434353436343734383439344034413442344334443445344634473448344934503451345234533454345534563457345834593460346134623463346434653466346734683469347034713472347334743475347634773478347934803481348234833484348534863487348834893490349134923493349434953496349734983499350035013502350335043505350635073508350935103511351235133514351535163517351835193520352135223523352435253526352735283529353035313532353335343535353635373538353935403541354235433544354535463547354835493550355135523553355435553556355735583559356035613562356335643565356635673568356935703571357235733574357535763577357835793580358135823583358435853586358735883589359035913592359335943595359635973598359936003601360236033604360536063607360836093610361136123613361436153616361736183619362036213622362336243625362636273628362936303631363236333634363536363637363836393640364136423643364436453646364736483649365036513652365336543655365636573658365936603661366236633664366536663667366836693670367136723673367436753676367736783679368036813682368336843685368636873688368936903691369236933694369536963697369836993700370137023703370437053706370737083709371037113712371337143715371637173718371937203721372237233724372537263727372837293730373137323733373437353736373737383739374037413742374337443745374637473748374937503751375237533754375537563757375837593760376137623763376437653766376737683769377037713772377337743775377637773778377937803781378237833784378537863787378837893790379137923793379437953796379737983799380038013802380338043805380638073808380938103811381238133814381538163817381838193820382138223823382438253826382738283829383038313832383338343835383638373838383938403841384238433844384538463847384838493850385138523853385438553856385738583859386038613862386338643865386638673868386938703871387238733874387538763877387838793880388138823883388438853886388738883889389038913892389338943895389638973898389939003901390239033904390539063907390839093910391139123913391439153916391739183919392039213922392339243925392639273928392939303931393239333934393539363937393839393940394139423943394439453946394739483949395039513952395339543955395639573958395939603961396239633964396539663967396839693970397139723973397439753976397739783979398039813982398339843985398639873988398939903991399239933994399539963997399839994000400140024003400440054006400740084009401040114012401340144015401640174018401940204021402240234024402540264027402840294030403140324033403440354036403740384039404040414042404340444045404640474048404940504051405240534054405540564057405840594060406140624063406440654066406740684069407040714072407340744075407640774078407940804081408240834084408540864087408840894090409140924093409440954096409740984099410041014102410341044105410641074108410941104111411241134114411541164117411841194120412141224123412441254126412741284129413041314132413341344135413641374138413941404141414241434144414541464147414841494150415141524153415441554156415741584159416041614162416341644165416641674168416941704171417241734174417541764177417841794180418141824183418441854186418741884189419041914192419341944195419641974198419942004201420242034204420542064207420842094210421142124213421442154216421742184219422042214222422342244225422642274228422942304231423242334234423542364237423842394240424142424243424442454246424742484249425042514252425342544255425642574258425942604261426242634264426542664267426842694270427142724273427442754276427742784279428042814282428342844285428642874288428942904291429242934294429542964297429842994300430143024303430443054306430743084309431043114312431343144315431643174318431943204321432243234324432543264327432843294330433143324333433443354336433743384339434043414342434343444345434643474348434943504351435243534354435543564357435843594360436143624363436443654366436743684369437043714372437343744375437643774378437943804381438243834384438543864387438843894390439143924393439443954396439743984399440044014402440344044405440644074408440944104411441244134414441544164417441844194420442144224423442444254426442744284429443044314432443344344435443644374438443944404441444244434444444544464447444844494450445144524453445444554456445744584459446044614462446344644465446644674468446944704471447244734474447544764477447844794480448144824483448444854486448744884489449044914492449344944495449644974498449945004501450245034504450545064507450845094510451145124513451445154516451745184519452045214522452345244525452645274528452945304531453245334534453545364537453845394540454145424543454445454546454745484549455045514552455345544555455645574558455945604561456245634564456545664567456845694570457145724573457445754576457745784579458045814582458345844585458645874588458945904591459245934594459545964597459845994600460146024603460446054606460746084609461046114612461346144615461646174618461946204621462246234624462546264627462846294630463146324633463446354636463746384639464046414642464346444645464646474648464946504651465246534654465546564657465846594660466146624663466446654666466746684669467046714672467346744675467646774678467946804681468246834684468546864687468846894690469146924693469446954696469746984699470047014702470347044705470647074708470947104711471247134714471547164717471847194720472147224723472447254726472747284729473047314732473347344735473647374738473947404741474247434744474547464747474847494750475147524753475447554756475747584759476047614762476347644765476647674768476947704771477247734774477547764777477847794780478147824783478447854786478747884789479047914792479347944795479647974798479948004801480248034804480548064807480848094810481148124813481448154816481748184819482048214822482348244825482648274828482948304831483248334834483548364837483848394840484148424843484448454846484748484849485048514852485348544855485648574858485948604861486248634864486548664867486848694870487148724873487448754876487748784879488048814882488348844885488648874888488948904891489248934894489548964897489848994900490149024903490449054906490749084909491049114912491349144915491649174918491949204921492249234924492549264927492849294930493149324933493449354936493749384939494049414942494349444945494649474948494949504951495249534954495549564957495849594960496149624963496449654966496749684969497049714972497349744975497649774978497949804981498249834984498549864987498849894990499149924993499449954996499749984999500050015002500350045005500650075008500950105011501250135014501550165017501850195020502150225023502450255026502750285029503050315032503350345035503650375038503950405041504250435044504550465047504850495050505150525053505450555056505750585059506050615062506350645065506650675068506950705071507250735074507550765077507850795080508150825083508450855086508750885089509050915092509350945095509650975098509951005101510251035104510551065107510851095110511151125113511451155116511751185119512051215122512351245125512651275128512951305131513251335134513551365137513851395140514151425143514451455146514751485149515051515152515351545155515651575158515951605161516251635164516551665167516851695170517151725173517451755176517751785179518051815182518351845185518651875188518951905191519251935194519551965197519851995200520152025203520452055206520752085209521052115212521352145215521652175218521952205221522252235224522552265227522852295230523152325233523452355236523752385239524052415242524352445245524652475248524952505251525252535254525552565257525852595260526152625263526452655266526752685269527052715272527352745275527652775278527952805281528252835284528552865287528852895290529152925293529452955296529752985299530053015302530353045305530653075308530953105311531253135314531553165317531853195320532153225323532453255326532753285329533053315332533353345335533653375338533953405341534253435344534553465347534853495350535153525353535453555356535753585359536053615362536353645365536653675368536953705371537253735374537553765377537853795380538153825383538453855386538753885389539053915392539353945395539653975398539954005401540254035404540554065407540854095410541154125413541454155416541754185419542054215422542354245425542654275428542954305431543254335434543554365437543854395440544154425443544454455446544754485449545054515452545354545455545654575458545954605461546254635464546554665467546854695470547154725473547454755476547754785479548054815482548354845485548654875488548954905491549254935494549554965497549854995500550155025503550455055506550755085509551055115512551355145515551655175518551955205521552255235524552555265527552855295530553155325533553455355536553755385539554055415542554355445545554655475548554955505551555255535554555555565557555855595560556155625563556455655566556755685569557055715572557355745575557655775578557955805581558255835584558555865587558855895590559155925593559455955596559755985599560056015602560356045605560656075608560956105611561256135614561556165617561856195620562156225623562456255626562756285629563056315632563356345635563656375638563956405641564256435644564556465647564856495650565156525653565456555656565756585659566056615662566356645665566656675668566956705671567256735674567556765677567856795680568156825683568456855686568756885689569056915692569356945695569656975698569957005701570257035704570557065707570857095710571157125713571457155716571757185719572057215722572357245725572657275728572957305731573257335734573557365737573857395740574157425743574457455746574757485749575057515752575357545755575657575758575957605761576257635764576557665767576857695770577157725773577457755776577757785779578057815782578357845785578657875788578957905791579257935794579557965797579857995800580158025803580458055806580758085809581058115812581358145815581658175818581958205821582258235824582558265827582858295830583158325833583458355836583758385839584058415842584358445845584658475848584958505851585258535854585558565857585858595860586158625863586458655866586758685869587058715872587358745875587658775878587958805881588258835884588558865887588858895890589158925893589458955896589758985899590059015902590359045905590659075908590959105911591259135914591559165917591859195920592159225923592459255926592759285929593059315932593359345935593659375938593959405941594259435944594559465947594859495950595159525953595459555956595759585959596059615962596359645965596659675968596959705971597259735974597559765977597859795980598159825983598459855986598759885989599059915992599359945995599659975998599960006001600260036004600560066007600860096010601160126013601460156016601760186019602060216022602360246025602660276028602960306031603260336034603560366037603860396040604160426043604460456046604760486049605060516052605360546055605660576058605960606061606260636064606560666067606860696070607160726073607460756076607760786079608060816082608360846085608660876088608960906091609260936094609560966097609860996100610161026103610461056106610761086109611061116112611361146115611661176118611961206121612261236124612561266127612861296130613161326133613461356136613761386139614061416142614361446145614661476148614961506151615261536154615561566157615861596160616161626163616461656166616761686169617061716172617361746175617661776178617961806181618261836184618561866187618861896190619161926193619461956196619761986199620062016202620362046205620662076208620962106211621262136214621562166217621862196220622162226223622462256226622762286229623062316232623362346235623662376238623962406241624262436244624562466247624862496250625162526253625462556256625762586259626062616262626362646265626662676268626962706271627262736274627562766277627862796280628162826283628462856286628762886289629062916292629362946295629662976298629963006301630263036304630563066307630863096310631163126313631463156316631763186319632063216322632363246325632663276328632963306331633263336334633563366337633863396340634163426343634463456346634763486349635063516352635363546355635663576358635963606361636263636364636563666367636863696370637163726373637463756376637763786379638063816382638363846385638663876388638963906391639263936394639563966397639863996400640164026403640464056406640764086409641064116412641364146415641664176418641964206421642264236424642564266427642864296430643164326433643464356436643764386439644064416442644364446445644664476448644964506451645264536454645564566457645864596460646164626463646464656466646764686469647064716472647364746475647664776478647964806481648264836484648564866487648864896490649164926493649464956496649764986499650065016502650365046505650665076508650965106511651265136514651565166517651865196520652165226523652465256526652765286529653065316532653365346535653665376538653965406541654265436544654565466547654865496550655165526553655465556556655765586559656065616562656365646565656665676568656965706571657265736574657565766577657865796580658165826583658465856586658765886589659065916592659365946595659665976598659966006601660266036604660566066607660866096610661166126613661466156616661766186619662066216622662366246625662666276628662966306631663266336634663566366637663866396640664166426643664466456646664766486649665066516652665366546655665666576658665966606661666266636664666566666667666866696670667166726673667466756676667766786679668066816682668366846685668666876688668966906691669266936694669566966697669866996700670167026703670467056706670767086709671067116712671367146715671667176718671967206721672267236724672567266727672867296730673167326733673467356736673767386739674067416742674367446745674667476748674967506751675267536754675567566757675867596760676167626763676467656766676767686769677067716772677367746775677667776778677967806781678267836784678567866787678867896790679167926793679467956796679767986799680068016802680368046805680668076808680968106811681268136814681568166817681868196820682168226823682468256826682768286829683068316832683368346835683668376838683968406841684268436844684568466847684868496850685168526853685468556856685768586859686068616862686368646865686668676868686968706871687268736874687568766877687868796880688168826883688468856886688768886889689068916892689368946895689668976898689969006901690269036904690569066907690869096910691169126913691469156916691769186919692069216922692369246925692669276928692969306931693269336934693569366937693869396940694169426943694469456946694769486949695069516952695369546955695669576958695969606961696269636964696569666967696869696970697169726973697469756976697769786979698069816982698369846985698669876988698969906991699269936994699569966997699869997000700170027003700470057006700770087009701070117012701370147015701670177018701970207021702270237024702570267027702870297030703170327033703470357036703770387039704070417042704370447045704670477048704970507051705270537054705570567057705870597060706170627063706470657066706770687069707070717072707370747075707670777078707970807081708270837084708570867087708870897090709170927093709470957096709770987099710071017102710371047105710671077108710971107111711271137114711571167117711871197120712171227123712471257126712771287129713071317132713371347135713671377138713971407141714271437144714571467147714871497150715171527153715471557156715771587159716071617162716371647165716671677168716971707171717271737174717571767177717871797180718171827183718471857186718771887189719071917192719371947195719671977198719972007201720272037204720572067207720872097210721172127213721472157216721772187219722072217222722372247225722672277228722972307231723272337234723572367237723872397240724172427243724472457246724772487249725072517252725372547255725672577258725972607261726272637264726572667267726872697270727172727273727472757276727772787279728072817282728372847285728672877288728972907291729272937294729572967297729872997300730173027303730473057306730773087309731073117312731373147315731673177318731973207321732273237324732573267327732873297330733173327333733473357336733773387339734073417342734373447345734673477348734973507351735273537354735573567357735873597360736173627363736473657366736773687369737073717372737373747375737673777378737973807381738273837384738573867387738873897390739173927393739473957396739773987399740074017402740374047405740674077408740974107411741274137414741574167417741874197420742174227423742474257426742774287429743074317432743374347435743674377438743974407441744274437444744574467447744874497450745174527453745474557456745774587459746074617462746374647465746674677468746974707471747274737474747574767477747874797480748174827483748474857486748774887489749074917492749374947495749674977498749975007501750275037504750575067507750875097510751175127513751475157516751775187519752075217522752375247525752675277528752975307531753275337534753575367537753875397540754175427543754475457546754775487549755075517552755375547555755675577558755975607561756275637564756575667567756875697570757175727573757475757576757775787579758075817582758375847585758675877588758975907591759275937594759575967597759875997600760176027603760476057606760776087609761076117612761376147615761676177618761976207621762276237624762576267627762876297630763176327633763476357636763776387639764076417642764376447645764676477648764976507651765276537654765576567657765876597660766176627663766476657666766776687669767076717672767376747675767676777678767976807681768276837684768576867687768876897690769176927693769476957696769776987699770077017702770377047705770677077708770977107711771277137714771577167717771877197720772177227723772477257726772777287729773077317732773377347735773677377738773977407741774277437744774577467747774877497750775177527753775477557756775777587759776077617762776377647765776677677768776977707771777277737774777577767777777877797780778177827783778477857786778777887789779077917792779377947795779677977798779978007801780278037804780578067807780878097810781178127813781478157816781778187819782078217822782378247825782678277828782978307831783278337834783578367837783878397840784178427843784478457846784778487849785078517852785378547855785678577858785978607861786278637864786578667867786878697870787178727873787478757876787778787879788078817882788378847885788678877888788978907891789278937894789578967897789878997900790179027903790479057906790779087909791079117912791379147915791679177918791979207921792279237924792579267927792879297930793179327933793479357936793779387939794079417942794379447945794679477948794979507951795279537954795579567957795879597960796179627963796479657966796779687969797079717972797379747975797679777978797979807981798279837984798579867987798879897990799179927993799479957996799779987999800080018002800380048005800680078008800980108011801280138014801580168017801880198020802180228023802480258026802780288029803080318032803380348035803680378038803980408041804280438044804580468047804880498050805180528053805480558056805780588059806080618062806380648065806680678068806980708071807280738074807580768077807880798080808180828083808480858086808780888089809080918092809380948095809680978098809981008101810281038104810581068107810881098110811181128113811481158116811781188119812081218122812381248125812681278128812981308131813281338134813581368137813881398140814181428143814481458146814781488149815081518152815381548155815681578158815981608161816281638164816581668167816881698170817181728173817481758176817781788179818081818182818381848185818681878188818981908191819281938194819581968197819881998200820182028203820482058206820782088209821082118212821382148215821682178218821982208221822282238224822582268227822882298230823182328233823482358236823782388239824082418242824382448245824682478248824982508251825282538254825582568257825882598260826182628263826482658266826782688269827082718272827382748275827682778278827982808281828282838284828582868287828882898290829182928293829482958296829782988299830083018302830383048305830683078308830983108311831283138314831583168317831883198320832183228323832483258326832783288329833083318332833383348335833683378338833983408341834283438344834583468347834883498350835183528353835483558356835783588359836083618362836383648365836683678368836983708371837283738374837583768377837883798380838183828383838483858386838783888389839083918392839383948395839683978398839984008401840284038404840584068407840884098410841184128413841484158416841784188419842084218422842384248425842684278428842984308431843284338434843584368437843884398440844184428443844484458446844784488449845084518452845384548455845684578458845984608461846284638464846584668467846884698470847184728473847484758476847784788479848084818482848384848485848684878488848984908491849284938494849584968497849884998500850185028503850485058506850785088509851085118512851385148515851685178518851985208521852285238524852585268527852885298530853185328533853485358536853785388539854085418542854385448545854685478548854985508551855285538554855585568557855885598560856185628563856485658566856785688569857085718572857385748575857685778578857985808581858285838584858585868587858885898590859185928593859485958596859785988599860086018602860386048605860686078608860986108611861286138614861586168617861886198620862186228623862486258626862786288629863086318632863386348635863686378638863986408641864286438644864586468647864886498650865186528653865486558656865786588659866086618662866386648665866686678668866986708671867286738674867586768677867886798680868186828683868486858686868786888689869086918692869386948695869686978698869987008701870287038704870587068707870887098710871187128713871487158716871787188719872087218722872387248725872687278728872987308731873287338734873587368737873887398740874187428743874487458746874787488749875087518752875387548755875687578758875987608761876287638764876587668767876887698770877187728773877487758776877787788779878087818782878387848785878687878788878987908791879287938794879587968797879887998800880188028803880488058806880788088809881088118812881388148815881688178818881988208821882288238824882588268827882888298830883188328833883488358836883788388839884088418842884388448845884688478848884988508851885288538854885588568857885888598860886188628863886488658866886788688869887088718872887388748875887688778878887988808881888288838884888588868887888888898890889188928893889488958896889788988899890089018902890389048905890689078908890989108911891289138914891589168917891889198920892189228923892489258926892789288929893089318932893389348935893689378938893989408941894289438944894589468947894889498950895189528953895489558956895789588959896089618962896389648965896689678968896989708971897289738974897589768977897889798980898189828983898489858986898789888989899089918992899389948995899689978998899990009001900290039004900590069007900890099010901190129013901490159016901790189019902090219022902390249025902690279028902990309031903290339034903590369037903890399040904190429043904490459046904790489049905090519052905390549055905690579058905990609061906290639064906590669067906890699070907190729073907490759076907790789079908090819082908390849085908690879088908990909091909290939094909590969097909890999100910191029103910491059106910791089109911091119112911391149115911691179118911991209121912291239124912591269127912891299130913191329133913491359136913791389139914091419142914391449145914691479148914991509151915291539154915591569157915891599160916191629163916491659166916791689169917091719172917391749175917691779178917991809181918291839184918591869187918891899190919191929193919491959196919791989199920092019202920392049205920692079208920992109211921292139214921592169217921892199220922192229223922492259226922792289229923092319232923392349235923692379238923992409241924292439244924592469247924892499250925192529253925492559256925792589259926092619262926392649265926692679268926992709271927292739274927592769277927892799280928192829283928492859286928792889289929092919292929392949295929692979298929993009301930293039304930593069307930893099310931193129313931493159316931793189319932093219322932393249325932693279328932993309331933293339334933593369337933893399340934193429343934493459346934793489349935093519352935393549355935693579358935993609361936293639364936593669367936893699370937193729373937493759376937793789379938093819382938393849385938693879388938993909391939293939394939593969397939893999400940194029403940494059406940794089409941094119412941394149415941694179418941994209421942294239424942594269427942894299430943194329433943494359436943794389439944094419442944394449445944694479448944994509451945294539454945594569457945894599460946194629463946494659466946794689469947094719472947394749475947694779478947994809481948294839484948594869487948894899490949194929493949494959496949794989499950095019502950395049505950695079508950995109511951295139514951595169517951895199520952195229523952495259526952795289529953095319532953395349535953695379538953995409541954295439544954595469547954895499550955195529553955495559556955795589559956095619562956395649565956695679568956995709571957295739574957595769577957895799580958195829583958495859586958795889589959095919592959395949595959695979598959996009601960296039604960596069607960896099610961196129613961496159616961796189619962096219622962396249625962696279628962996309631963296339634963596369637963896399640964196429643964496459646964796489649965096519652965396549655965696579658965996609661966296639664966596669667966896699670967196729673967496759676967796789679968096819682968396849685968696879688968996909691969296939694969596969697969896999700970197029703970497059706970797089709971097119712971397149715971697179718971997209721972297239724972597269727972897299730973197329733973497359736973797389739974097419742974397449745974697479748974997509751975297539754975597569757975897599760976197629763976497659766976797689769977097719772977397749775977697779778977997809781978297839784978597869787978897899790979197929793979497959796979797989799980098019802980398049805980698079808980998109811981298139814981598169817981898199820982198229823982498259826982798289829983098319832983398349835983698379838983998409841984298439844984598469847984898499850985198529853985498559856985798589859986098619862986398649865986698679868986998709871987298739874987598769877987898799880988198829883988498859886988798889889989098919892989398949895989698979898989999009901990299039904990599069907990899099910991199129913991499159916991799189919992099219922992399249925992699279928992999309931993299339934993599369937993899399940994199429943994499459946994799489949995099519952995399549955995699579958995999609961996299639964996599669967996899699970997199729973997499759976997799789979998099819982998399849985998699879988998999909991999299939994999599969997999899991000010001100021000310004100051000610007100081000910010100111001210013100141001510016100171001810019100201002110022100231002410025100261002710028100291003010031100321003310034100351003610037100381003910040100411004210043100441004510046100471004810049100501005110052100531005410055100561005710058100591006010061100621006310064100651006610067100681006910070100711007210073100741007510076100771007810079100801008110082100831008410085100861008710088100891009010091100921009310094100951009610097100981009910100101011010210103101041010510106101071010810109101101011110112101131011410115101161011710118101191012010121101221012310124101251012610127101281012910130101311013210133101341013510136101371013810139101401014110142101431014410145101461014710148101491015010151101521015310154101551015610157101581015910160101611016210163101641016510166101671016810169101701017110172101731017410175101761017710178101791018010181101821018310184101851018610187101881018910190101911019210193101941019510196101971019810199102001020110202102031020410205102061020710208102091021010211102121021310214102151021610217102181021910220102211022210223102241022510226102271022810229102301023110232102331023410235102361023710238102391024010241102421024310244102451024610247102481024910250102511025210253102541025510256102571025810259102601026110262102631026410265102661026710268102691027010271102721027310274102751027610277102781027910280102811028210283102841028510286102871028810289102901029110292102931029410295102961029710298102991030010301103021030310304103051030610307103081030910310103111031210313103141031510316103171031810319103201032110322103231032410325103261032710328103291033010331103321033310334103351033610337103381033910340103411034210343103441034510346103471034810349103501035110352103531035410355103561035710358103591036010361103621036310364103651036610367103681036910370103711037210373103741037510376103771037810379103801038110382103831038410385103861038710388103891039010391103921039310394103951039610397103981039910400104011040210403104041040510406104071040810409104101041110412104131041410415104161041710418104191042010421104221042310424104251042610427104281042910430104311043210433104341043510436104371043810439104401044110442104431044410445104461044710448104491045010451104521045310454104551045610457104581045910460104611046210463104641046510466104671046810469104701047110472104731047410475104761047710478104791048010481104821048310484104851048610487104881048910490104911049210493104941049510496104971049810499105001050110502105031050410505105061050710508105091051010511105121051310514105151051610517105181051910520105211052210523105241052510526105271052810529105301053110532105331053410535105361053710538105391054010541105421054310544105451054610547105481054910550105511055210553105541055510556105571055810559105601056110562105631056410565105661056710568105691057010571105721057310574105751057610577105781057910580105811058210583105841058510586105871058810589105901059110592105931059410595105961059710598105991060010601106021060310604106051060610607106081060910610106111061210613106141061510616106171061810619106201062110622106231062410625106261062710628106291063010631106321063310634106351063610637106381063910640106411064210643106441064510646106471064810649106501065110652106531065410655106561065710658106591066010661106621066310664106651066610667106681066910670106711067210673106741067510676106771067810679106801068110682106831068410685106861068710688106891069010691106921069310694106951069610697106981069910700107011070210703107041070510706107071070810709107101071110712107131071410715107161071710718107191072010721107221072310724107251072610727107281072910730107311073210733107341073510736107371073810739107401074110742107431074410745107461074710748107491075010751107521075310754107551075610757107581075910760107611076210763107641076510766107671076810769107701077110772107731077410775107761077710778107791078010781107821078310784107851078610787107881078910790107911079210793107941079510796107971079810799108001080110802108031080410805108061080710808108091081010811108121081310814108151081610817108181081910820108211082210823108241082510826108271082810829108301083110832108331083410835108361083710838108391084010841108421084310844108451084610847108481084910850108511085210853108541085510856108571085810859108601086110862108631086410865108661086710868108691087010871108721087310874108751087610877108781087910880108811088210883108841088510886108871088810889108901089110892108931089410895108961089710898108991090010901109021090310904109051090610907109081090910910109111091210913109141091510916109171091810919109201092110922109231092410925109261092710928109291093010931109321093310934109351093610937109381093910940109411094210943109441094510946109471094810949109501095110952109531095410955109561095710958109591096010961109621096310964109651096610967109681096910970109711097210973109741097510976109771097810979109801098110982109831098410985109861098710988109891099010991109921099310994109951099610997109981099911000110011100211003110041100511006110071100811009110101101111012110131101411015110161101711018110191102011021110221102311024110251102611027110281102911030110311103211033110341103511036110371103811039110401104111042110431104411045110461104711048110491105011051110521105311054110551105611057110581105911060110611106211063110641106511066110671106811069110701107111072110731107411075110761107711078110791108011081110821108311084110851108611087110881108911090110911109211093110941109511096110971109811099111001110111102111031110411105111061110711108111091111011111111121111311114111151111611117111181111911120111211112211123111241112511126111271112811129111301113111132111331113411135111361113711138111391114011141111421114311144111451114611147111481114911150111511115211153111541115511156111571115811159111601116111162111631116411165111661116711168111691117011171111721117311174111751117611177111781117911180111811118211183111841118511186111871118811189111901119111192111931119411195111961119711198111991120011201112021120311204112051120611207112081120911210112111121211213112141121511216112171121811219112201122111222112231122411225112261122711228112291123011231112321123311234112351123611237112381123911240112411124211243112441124511246112471124811249112501125111252112531125411255112561125711258112591126011261112621126311264112651126611267112681126911270112711127211273112741127511276112771127811279112801128111282112831128411285112861128711288112891129011291112921129311294112951129611297112981129911300113011130211303113041130511306113071130811309113101131111312113131131411315113161131711318113191132011321113221132311324113251132611327113281132911330113311133211333113341133511336113371133811339113401134111342113431134411345113461134711348113491135011351113521135311354113551135611357113581135911360113611136211363113641136511366113671136811369113701137111372113731137411375113761137711378113791138011381113821138311384113851138611387113881138911390113911139211393113941139511396113971139811399114001140111402114031140411405114061140711408114091141011411114121141311414114151141611417114181141911420114211142211423114241142511426114271142811429114301143111432114331143411435114361143711438114391144011441114421144311444114451144611447114481144911450114511145211453114541145511456114571145811459114601146111462114631146411465114661146711468114691147011471114721147311474114751147611477114781147911480114811148211483114841148511486114871148811489114901149111492114931149411495114961149711498114991150011501115021150311504115051150611507115081150911510115111151211513115141151511516115171151811519115201152111522115231152411525115261152711528115291153011531115321153311534115351153611537115381153911540115411154211543115441154511546115471154811549115501155111552115531155411555115561155711558115591156011561115621156311564115651156611567115681156911570115711157211573115741157511576115771157811579115801158111582115831158411585115861158711588115891159011591115921159311594115951159611597115981159911600116011160211603116041160511606116071160811609116101161111612116131161411615116161161711618116191162011621116221162311624116251162611627116281162911630116311163211633116341163511636116371163811639116401164111642116431164411645116461164711648116491165011651116521165311654116551165611657116581165911660116611166211663116641166511666116671166811669116701167111672116731167411675116761167711678116791168011681116821168311684116851168611687116881168911690116911169211693116941169511696116971169811699117001170111702117031170411705117061170711708117091171011711117121171311714117151171611717117181171911720117211172211723117241172511726117271172811729117301173111732117331173411735117361173711738117391174011741117421174311744117451174611747117481174911750117511175211753117541175511756117571175811759117601176111762117631176411765117661176711768117691177011771117721177311774117751177611777117781177911780117811178211783117841178511786117871178811789117901179111792117931179411795117961179711798117991180011801118021180311804118051180611807118081180911810118111181211813118141181511816118171181811819118201182111822118231182411825118261182711828118291183011831118321183311834118351183611837118381183911840118411184211843118441184511846118471184811849118501185111852118531185411855118561185711858118591186011861118621186311864118651186611867118681186911870118711187211873118741187511876118771187811879118801188111882118831188411885118861188711888118891189011891118921189311894118951189611897118981189911900119011190211903119041190511906119071190811909119101191111912119131191411915119161191711918119191192011921119221192311924119251192611927119281192911930119311193211933119341193511936119371193811939119401194111942119431194411945119461194711948119491195011951119521195311954119551195611957119581195911960119611196211963119641196511966119671196811969119701197111972119731197411975119761197711978119791198011981119821198311984119851198611987119881198911990119911199211993119941199511996119971199811999120001200112002120031200412005120061200712008120091201012011120121201312014120151201612017120181201912020120211202212023120241202512026120271202812029120301203112032120331203412035120361203712038120391204012041120421204312044120451204612047120481204912050120511205212053120541205512056120571205812059120601206112062120631206412065120661206712068120691207012071120721207312074120751207612077120781207912080120811208212083120841208512086120871208812089120901209112092120931209412095120961209712098120991210012101121021210312104121051210612107121081210912110121111211212113121141211512116121171211812119121201212112122121231212412125121261212712128121291213012131121321213312134121351213612137121381213912140121411214212143121441214512146121471214812149121501215112152121531215412155121561215712158121591216012161121621216312164121651216612167121681216912170121711217212173121741217512176121771217812179121801218112182121831218412185121861218712188121891219012191121921219312194121951219612197121981219912200122011220212203122041220512206122071220812209122101221112212122131221412215122161221712218122191222012221122221222312224122251222612227122281222912230122311223212233122341223512236122371223812239122401224112242122431224412245122461224712248122491225012251122521225312254122551225612257122581225912260122611226212263122641226512266122671226812269122701227112272122731227412275122761227712278122791228012281122821228312284122851228612287122881228912290122911229212293122941229512296122971229812299123001230112302123031230412305123061230712308123091231012311123121231312314123151231612317123181231912320123211232212323123241232512326123271232812329123301233112332123331233412335123361233712338123391234012341123421234312344123451234612347123481234912350123511235212353123541235512356123571235812359123601236112362123631236412365123661236712368123691237012371123721237312374123751237612377123781237912380123811238212383123841238512386123871238812389123901239112392123931239412395123961239712398123991240012401124021240312404124051240612407124081240912410124111241212413124141241512416124171241812419124201242112422124231242412425124261242712428124291243012431124321243312434124351243612437124381243912440124411244212443124441244512446124471244812449124501245112452124531245412455124561245712458124591246012461124621246312464124651246612467124681246912470124711247212473124741247512476124771247812479124801248112482124831248412485124861248712488124891249012491124921249312494124951249612497124981249912500125011250212503125041250512506125071250812509125101251112512125131251412515125161251712518125191252012521125221252312524125251252612527125281252912530125311253212533125341253512536125371253812539125401254112542125431254412545125461254712548125491255012551125521255312554125551255612557125581255912560125611256212563125641256512566125671256812569125701257112572125731257412575125761257712578125791258012581125821258312584125851258612587125881258912590125911259212593125941259512596125971259812599126001260112602126031260412605126061260712608126091261012611126121261312614126151261612617126181261912620126211262212623126241262512626126271262812629126301263112632126331263412635126361263712638126391264012641126421264312644126451264612647126481264912650126511265212653126541265512656126571265812659126601266112662126631266412665126661266712668126691267012671126721267312674126751267612677126781267912680126811268212683126841268512686126871268812689126901269112692126931269412695126961269712698126991270012701127021270312704127051270612707127081270912710127111271212713127141271512716127171271812719127201272112722127231272412725127261272712728127291273012731127321273312734127351273612737127381273912740127411274212743127441274512746127471274812749127501275112752127531275412755127561275712758127591276012761127621276312764127651276612767127681276912770127711277212773127741277512776127771277812779127801278112782127831278412785127861278712788127891279012791127921279312794127951279612797127981279912800128011280212803128041280512806128071280812809128101281112812128131281412815128161281712818128191282012821128221282312824128251282612827128281282912830128311283212833128341283512836128371283812839128401284112842128431284412845128461284712848128491285012851128521285312854128551285612857128581285912860128611286212863128641286512866128671286812869128701287112872128731287412875128761287712878128791288012881128821288312884128851288612887128881288912890128911289212893128941289512896128971289812899129001290112902129031290412905129061290712908129091291012911129121291312914129151291612917129181291912920129211292212923129241292512926129271292812929129301293112932129331293412935129361293712938129391294012941129421294312944129451294612947129481294912950129511295212953129541295512956129571295812959129601296112962129631296412965129661296712968129691297012971129721297312974
  1. /******************************************************************************
  2. * (c) Copyright 2010-2014 Xilinx, Inc. All rights reserved.
  3. *
  4. * This program is free software; you can redistribute it and/or modify
  5. * it under the terms of the GNU General Public License as published by
  6. * the Free Software Foundation; either version 2 of the License, or
  7. * (at your option) any later version.
  8. *
  9. * This program is distributed in the hope that it will be useful,
  10. * but WITHOUT ANY WARRANTY; without even the implied warranty of
  11. * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  12. * GNU General Public License for more details.
  13. *
  14. * You should have received a copy of the GNU General Public License along
  15. * with this program; if not, see <http://www.gnu.org/licenses/>
  16. *
  17. *
  18. ******************************************************************************/
  19. /****************************************************************************/
  20. /**
  21. *
  22. * @file ps7_init_gpl.c
  23. *
  24. * This file is automatically generated
  25. *
  26. *****************************************************************************/
  27. #include "ps7_init_gpl.h"
  28. unsigned long ps7_pll_init_data_3_0[] = {
  29. // START: top
  30. // .. START: SLCR SETTINGS
  31. // .. UNLOCK_KEY = 0XDF0D
  32. // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
  33. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
  34. // ..
  35. EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
  36. // .. FINISH: SLCR SETTINGS
  37. // .. START: PLL SLCR REGISTERS
  38. // .. .. START: ARM PLL INIT
  39. // .. .. PLL_RES = 0x2
  40. // .. .. ==> 0XF8000110[7:4] = 0x00000002U
  41. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
  42. // .. .. PLL_CP = 0x2
  43. // .. .. ==> 0XF8000110[11:8] = 0x00000002U
  44. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
  45. // .. .. LOCK_CNT = 0xfa
  46. // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
  47. // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U
  48. // .. ..
  49. EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
  50. // .. .. .. START: UPDATE FB_DIV
  51. // .. .. .. PLL_FDIV = 0x28
  52. // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
  53. // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U
  54. // .. .. ..
  55. EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
  56. // .. .. .. FINISH: UPDATE FB_DIV
  57. // .. .. .. START: BY PASS PLL
  58. // .. .. .. PLL_BYPASS_FORCE = 1
  59. // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
  60. // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
  61. // .. .. ..
  62. EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
  63. // .. .. .. FINISH: BY PASS PLL
  64. // .. .. .. START: ASSERT RESET
  65. // .. .. .. PLL_RESET = 1
  66. // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
  67. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  68. // .. .. ..
  69. EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
  70. // .. .. .. FINISH: ASSERT RESET
  71. // .. .. .. START: DEASSERT RESET
  72. // .. .. .. PLL_RESET = 0
  73. // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
  74. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  75. // .. .. ..
  76. EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
  77. // .. .. .. FINISH: DEASSERT RESET
  78. // .. .. .. START: CHECK PLL STATUS
  79. // .. .. .. ARM_PLL_LOCK = 1
  80. // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
  81. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  82. // .. .. ..
  83. EMIT_MASKPOLL(0XF800010C, 0x00000001U),
  84. // .. .. .. FINISH: CHECK PLL STATUS
  85. // .. .. .. START: REMOVE PLL BY PASS
  86. // .. .. .. PLL_BYPASS_FORCE = 0
  87. // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
  88. // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  89. // .. .. ..
  90. EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
  91. // .. .. .. FINISH: REMOVE PLL BY PASS
  92. // .. .. .. SRCSEL = 0x0
  93. // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
  94. // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
  95. // .. .. .. DIVISOR = 0x2
  96. // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
  97. // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U
  98. // .. .. .. CPU_6OR4XCLKACT = 0x1
  99. // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
  100. // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
  101. // .. .. .. CPU_3OR2XCLKACT = 0x1
  102. // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
  103. // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U
  104. // .. .. .. CPU_2XCLKACT = 0x1
  105. // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
  106. // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
  107. // .. .. .. CPU_1XCLKACT = 0x1
  108. // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
  109. // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
  110. // .. .. .. CPU_PERI_CLKACT = 0x1
  111. // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
  112. // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
  113. // .. .. ..
  114. EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
  115. // .. .. FINISH: ARM PLL INIT
  116. // .. .. START: DDR PLL INIT
  117. // .. .. PLL_RES = 0x2
  118. // .. .. ==> 0XF8000114[7:4] = 0x00000002U
  119. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
  120. // .. .. PLL_CP = 0x2
  121. // .. .. ==> 0XF8000114[11:8] = 0x00000002U
  122. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
  123. // .. .. LOCK_CNT = 0x12c
  124. // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
  125. // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U
  126. // .. ..
  127. EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
  128. // .. .. .. START: UPDATE FB_DIV
  129. // .. .. .. PLL_FDIV = 0x20
  130. // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
  131. // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U
  132. // .. .. ..
  133. EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
  134. // .. .. .. FINISH: UPDATE FB_DIV
  135. // .. .. .. START: BY PASS PLL
  136. // .. .. .. PLL_BYPASS_FORCE = 1
  137. // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
  138. // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
  139. // .. .. ..
  140. EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
  141. // .. .. .. FINISH: BY PASS PLL
  142. // .. .. .. START: ASSERT RESET
  143. // .. .. .. PLL_RESET = 1
  144. // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
  145. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  146. // .. .. ..
  147. EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
  148. // .. .. .. FINISH: ASSERT RESET
  149. // .. .. .. START: DEASSERT RESET
  150. // .. .. .. PLL_RESET = 0
  151. // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
  152. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  153. // .. .. ..
  154. EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
  155. // .. .. .. FINISH: DEASSERT RESET
  156. // .. .. .. START: CHECK PLL STATUS
  157. // .. .. .. DDR_PLL_LOCK = 1
  158. // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
  159. // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
  160. // .. .. ..
  161. EMIT_MASKPOLL(0XF800010C, 0x00000002U),
  162. // .. .. .. FINISH: CHECK PLL STATUS
  163. // .. .. .. START: REMOVE PLL BY PASS
  164. // .. .. .. PLL_BYPASS_FORCE = 0
  165. // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
  166. // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  167. // .. .. ..
  168. EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
  169. // .. .. .. FINISH: REMOVE PLL BY PASS
  170. // .. .. .. DDR_3XCLKACT = 0x1
  171. // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
  172. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  173. // .. .. .. DDR_2XCLKACT = 0x1
  174. // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
  175. // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
  176. // .. .. .. DDR_3XCLK_DIVISOR = 0x2
  177. // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
  178. // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U
  179. // .. .. .. DDR_2XCLK_DIVISOR = 0x3
  180. // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
  181. // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U
  182. // .. .. ..
  183. EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
  184. // .. .. FINISH: DDR PLL INIT
  185. // .. .. START: IO PLL INIT
  186. // .. .. PLL_RES = 0xc
  187. // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
  188. // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U
  189. // .. .. PLL_CP = 0x2
  190. // .. .. ==> 0XF8000118[11:8] = 0x00000002U
  191. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
  192. // .. .. LOCK_CNT = 0x145
  193. // .. .. ==> 0XF8000118[21:12] = 0x00000145U
  194. // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U
  195. // .. ..
  196. EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
  197. // .. .. .. START: UPDATE FB_DIV
  198. // .. .. .. PLL_FDIV = 0x1e
  199. // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
  200. // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U
  201. // .. .. ..
  202. EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
  203. // .. .. .. FINISH: UPDATE FB_DIV
  204. // .. .. .. START: BY PASS PLL
  205. // .. .. .. PLL_BYPASS_FORCE = 1
  206. // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
  207. // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
  208. // .. .. ..
  209. EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
  210. // .. .. .. FINISH: BY PASS PLL
  211. // .. .. .. START: ASSERT RESET
  212. // .. .. .. PLL_RESET = 1
  213. // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
  214. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  215. // .. .. ..
  216. EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
  217. // .. .. .. FINISH: ASSERT RESET
  218. // .. .. .. START: DEASSERT RESET
  219. // .. .. .. PLL_RESET = 0
  220. // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
  221. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  222. // .. .. ..
  223. EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
  224. // .. .. .. FINISH: DEASSERT RESET
  225. // .. .. .. START: CHECK PLL STATUS
  226. // .. .. .. IO_PLL_LOCK = 1
  227. // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
  228. // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
  229. // .. .. ..
  230. EMIT_MASKPOLL(0XF800010C, 0x00000004U),
  231. // .. .. .. FINISH: CHECK PLL STATUS
  232. // .. .. .. START: REMOVE PLL BY PASS
  233. // .. .. .. PLL_BYPASS_FORCE = 0
  234. // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
  235. // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  236. // .. .. ..
  237. EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
  238. // .. .. .. FINISH: REMOVE PLL BY PASS
  239. // .. .. FINISH: IO PLL INIT
  240. // .. FINISH: PLL SLCR REGISTERS
  241. // .. START: LOCK IT BACK
  242. // .. LOCK_KEY = 0X767B
  243. // .. ==> 0XF8000004[15:0] = 0x0000767BU
  244. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
  245. // ..
  246. EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
  247. // .. FINISH: LOCK IT BACK
  248. // FINISH: top
  249. //
  250. EMIT_EXIT(),
  251. //
  252. };
  253. unsigned long ps7_clock_init_data_3_0[] = {
  254. // START: top
  255. // .. START: SLCR SETTINGS
  256. // .. UNLOCK_KEY = 0XDF0D
  257. // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
  258. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
  259. // ..
  260. EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
  261. // .. FINISH: SLCR SETTINGS
  262. // .. START: CLOCK CONTROL SLCR REGISTERS
  263. // .. CLKACT = 0x1
  264. // .. ==> 0XF8000128[0:0] = 0x00000001U
  265. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  266. // .. DIVISOR0 = 0x23
  267. // .. ==> 0XF8000128[13:8] = 0x00000023U
  268. // .. ==> MASK : 0x00003F00U VAL : 0x00002300U
  269. // .. DIVISOR1 = 0x3
  270. // .. ==> 0XF8000128[25:20] = 0x00000003U
  271. // .. ==> MASK : 0x03F00000U VAL : 0x00300000U
  272. // ..
  273. EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
  274. // .. CLKACT = 0x1
  275. // .. ==> 0XF8000138[0:0] = 0x00000001U
  276. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  277. // .. SRCSEL = 0x0
  278. // .. ==> 0XF8000138[4:4] = 0x00000000U
  279. // .. ==> MASK : 0x00000010U VAL : 0x00000000U
  280. // ..
  281. EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
  282. // .. CLKACT = 0x1
  283. // .. ==> 0XF8000140[0:0] = 0x00000001U
  284. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  285. // .. SRCSEL = 0x0
  286. // .. ==> 0XF8000140[6:4] = 0x00000000U
  287. // .. ==> MASK : 0x00000070U VAL : 0x00000000U
  288. // .. DIVISOR = 0x8
  289. // .. ==> 0XF8000140[13:8] = 0x00000008U
  290. // .. ==> MASK : 0x00003F00U VAL : 0x00000800U
  291. // .. DIVISOR1 = 0x1
  292. // .. ==> 0XF8000140[25:20] = 0x00000001U
  293. // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
  294. // ..
  295. EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00100801U),
  296. // .. CLKACT = 0x1
  297. // .. ==> 0XF800014C[0:0] = 0x00000001U
  298. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  299. // .. SRCSEL = 0x0
  300. // .. ==> 0XF800014C[5:4] = 0x00000000U
  301. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  302. // .. DIVISOR = 0x5
  303. // .. ==> 0XF800014C[13:8] = 0x00000005U
  304. // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
  305. // ..
  306. EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
  307. // .. CLKACT0 = 0x1
  308. // .. ==> 0XF8000150[0:0] = 0x00000001U
  309. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  310. // .. CLKACT1 = 0x0
  311. // .. ==> 0XF8000150[1:1] = 0x00000000U
  312. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  313. // .. SRCSEL = 0x0
  314. // .. ==> 0XF8000150[5:4] = 0x00000000U
  315. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  316. // .. DIVISOR = 0x14
  317. // .. ==> 0XF8000150[13:8] = 0x00000014U
  318. // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
  319. // ..
  320. EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
  321. // .. CLKACT0 = 0x0
  322. // .. ==> 0XF8000154[0:0] = 0x00000000U
  323. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  324. // .. CLKACT1 = 0x1
  325. // .. ==> 0XF8000154[1:1] = 0x00000001U
  326. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  327. // .. SRCSEL = 0x0
  328. // .. ==> 0XF8000154[5:4] = 0x00000000U
  329. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  330. // .. DIVISOR = 0x14
  331. // .. ==> 0XF8000154[13:8] = 0x00000014U
  332. // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
  333. // ..
  334. EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
  335. // .. CLKACT = 0x1
  336. // .. ==> 0XF8000168[0:0] = 0x00000001U
  337. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  338. // .. SRCSEL = 0x0
  339. // .. ==> 0XF8000168[5:4] = 0x00000000U
  340. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  341. // .. DIVISOR = 0x5
  342. // .. ==> 0XF8000168[13:8] = 0x00000005U
  343. // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
  344. // ..
  345. EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
  346. // .. SRCSEL = 0x0
  347. // .. ==> 0XF8000170[5:4] = 0x00000000U
  348. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  349. // .. DIVISOR0 = 0xa
  350. // .. ==> 0XF8000170[13:8] = 0x0000000AU
  351. // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
  352. // .. DIVISOR1 = 0x1
  353. // .. ==> 0XF8000170[25:20] = 0x00000001U
  354. // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
  355. // ..
  356. EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U),
  357. // .. SRCSEL = 0x0
  358. // .. ==> 0XF8000180[5:4] = 0x00000000U
  359. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  360. // .. DIVISOR0 = 0xa
  361. // .. ==> 0XF8000180[13:8] = 0x0000000AU
  362. // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
  363. // .. DIVISOR1 = 0x1
  364. // .. ==> 0XF8000180[25:20] = 0x00000001U
  365. // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
  366. // ..
  367. EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100A00U),
  368. // .. SRCSEL = 0x0
  369. // .. ==> 0XF8000190[5:4] = 0x00000000U
  370. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  371. // .. DIVISOR0 = 0x1e
  372. // .. ==> 0XF8000190[13:8] = 0x0000001EU
  373. // .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
  374. // .. DIVISOR1 = 0x1
  375. // .. ==> 0XF8000190[25:20] = 0x00000001U
  376. // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
  377. // ..
  378. EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101E00U),
  379. // .. SRCSEL = 0x0
  380. // .. ==> 0XF80001A0[5:4] = 0x00000000U
  381. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  382. // .. DIVISOR0 = 0x14
  383. // .. ==> 0XF80001A0[13:8] = 0x00000014U
  384. // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
  385. // .. DIVISOR1 = 0x1
  386. // .. ==> 0XF80001A0[25:20] = 0x00000001U
  387. // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
  388. // ..
  389. EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
  390. // .. CLK_621_TRUE = 0x1
  391. // .. ==> 0XF80001C4[0:0] = 0x00000001U
  392. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  393. // ..
  394. EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
  395. // .. DMA_CPU_2XCLKACT = 0x1
  396. // .. ==> 0XF800012C[0:0] = 0x00000001U
  397. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  398. // .. USB0_CPU_1XCLKACT = 0x1
  399. // .. ==> 0XF800012C[2:2] = 0x00000001U
  400. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  401. // .. USB1_CPU_1XCLKACT = 0x1
  402. // .. ==> 0XF800012C[3:3] = 0x00000001U
  403. // .. ==> MASK : 0x00000008U VAL : 0x00000008U
  404. // .. GEM0_CPU_1XCLKACT = 0x1
  405. // .. ==> 0XF800012C[6:6] = 0x00000001U
  406. // .. ==> MASK : 0x00000040U VAL : 0x00000040U
  407. // .. GEM1_CPU_1XCLKACT = 0x0
  408. // .. ==> 0XF800012C[7:7] = 0x00000000U
  409. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  410. // .. SDI0_CPU_1XCLKACT = 0x1
  411. // .. ==> 0XF800012C[10:10] = 0x00000001U
  412. // .. ==> MASK : 0x00000400U VAL : 0x00000400U
  413. // .. SDI1_CPU_1XCLKACT = 0x0
  414. // .. ==> 0XF800012C[11:11] = 0x00000000U
  415. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  416. // .. SPI0_CPU_1XCLKACT = 0x0
  417. // .. ==> 0XF800012C[14:14] = 0x00000000U
  418. // .. ==> MASK : 0x00004000U VAL : 0x00000000U
  419. // .. SPI1_CPU_1XCLKACT = 0x0
  420. // .. ==> 0XF800012C[15:15] = 0x00000000U
  421. // .. ==> MASK : 0x00008000U VAL : 0x00000000U
  422. // .. CAN0_CPU_1XCLKACT = 0x0
  423. // .. ==> 0XF800012C[16:16] = 0x00000000U
  424. // .. ==> MASK : 0x00010000U VAL : 0x00000000U
  425. // .. CAN1_CPU_1XCLKACT = 0x0
  426. // .. ==> 0XF800012C[17:17] = 0x00000000U
  427. // .. ==> MASK : 0x00020000U VAL : 0x00000000U
  428. // .. I2C0_CPU_1XCLKACT = 0x1
  429. // .. ==> 0XF800012C[18:18] = 0x00000001U
  430. // .. ==> MASK : 0x00040000U VAL : 0x00040000U
  431. // .. I2C1_CPU_1XCLKACT = 0x1
  432. // .. ==> 0XF800012C[19:19] = 0x00000001U
  433. // .. ==> MASK : 0x00080000U VAL : 0x00080000U
  434. // .. UART0_CPU_1XCLKACT = 0x0
  435. // .. ==> 0XF800012C[20:20] = 0x00000000U
  436. // .. ==> MASK : 0x00100000U VAL : 0x00000000U
  437. // .. UART1_CPU_1XCLKACT = 0x1
  438. // .. ==> 0XF800012C[21:21] = 0x00000001U
  439. // .. ==> MASK : 0x00200000U VAL : 0x00200000U
  440. // .. GPIO_CPU_1XCLKACT = 0x1
  441. // .. ==> 0XF800012C[22:22] = 0x00000001U
  442. // .. ==> MASK : 0x00400000U VAL : 0x00400000U
  443. // .. LQSPI_CPU_1XCLKACT = 0x1
  444. // .. ==> 0XF800012C[23:23] = 0x00000001U
  445. // .. ==> MASK : 0x00800000U VAL : 0x00800000U
  446. // .. SMC_CPU_1XCLKACT = 0x1
  447. // .. ==> 0XF800012C[24:24] = 0x00000001U
  448. // .. ==> MASK : 0x01000000U VAL : 0x01000000U
  449. // ..
  450. EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
  451. // .. FINISH: CLOCK CONTROL SLCR REGISTERS
  452. // .. START: THIS SHOULD BE BLANK
  453. // .. FINISH: THIS SHOULD BE BLANK
  454. // .. START: LOCK IT BACK
  455. // .. LOCK_KEY = 0X767B
  456. // .. ==> 0XF8000004[15:0] = 0x0000767BU
  457. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
  458. // ..
  459. EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
  460. // .. FINISH: LOCK IT BACK
  461. // FINISH: top
  462. //
  463. EMIT_EXIT(),
  464. //
  465. };
  466. unsigned long ps7_ddr_init_data_3_0[] = {
  467. // START: top
  468. // .. START: DDR INITIALIZATION
  469. // .. .. START: LOCK DDR
  470. // .. .. reg_ddrc_soft_rstb = 0
  471. // .. .. ==> 0XF8006000[0:0] = 0x00000000U
  472. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  473. // .. .. reg_ddrc_powerdown_en = 0x0
  474. // .. .. ==> 0XF8006000[1:1] = 0x00000000U
  475. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  476. // .. .. reg_ddrc_data_bus_width = 0x0
  477. // .. .. ==> 0XF8006000[3:2] = 0x00000000U
  478. // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
  479. // .. .. reg_ddrc_burst8_refresh = 0x0
  480. // .. .. ==> 0XF8006000[6:4] = 0x00000000U
  481. // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
  482. // .. .. reg_ddrc_rdwr_idle_gap = 0x1
  483. // .. .. ==> 0XF8006000[13:7] = 0x00000001U
  484. // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
  485. // .. .. reg_ddrc_dis_rd_bypass = 0x0
  486. // .. .. ==> 0XF8006000[14:14] = 0x00000000U
  487. // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
  488. // .. .. reg_ddrc_dis_act_bypass = 0x0
  489. // .. .. ==> 0XF8006000[15:15] = 0x00000000U
  490. // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
  491. // .. .. reg_ddrc_dis_auto_refresh = 0x0
  492. // .. .. ==> 0XF8006000[16:16] = 0x00000000U
  493. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  494. // .. ..
  495. EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
  496. // .. .. FINISH: LOCK DDR
  497. // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
  498. // .. .. ==> 0XF8006004[11:0] = 0x00000081U
  499. // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U
  500. // .. .. reserved_reg_ddrc_active_ranks = 0x1
  501. // .. .. ==> 0XF8006004[13:12] = 0x00000001U
  502. // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U
  503. // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
  504. // .. .. ==> 0XF8006004[18:14] = 0x00000000U
  505. // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U
  506. // .. ..
  507. EMIT_MASKWRITE(0XF8006004, 0x0007FFFFU ,0x00001081U),
  508. // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
  509. // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
  510. // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU
  511. // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
  512. // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
  513. // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U
  514. // .. .. reg_ddrc_hpr_xact_run_length = 0xf
  515. // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
  516. // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U
  517. // .. ..
  518. EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
  519. // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
  520. // .. .. ==> 0XF800600C[10:0] = 0x00000001U
  521. // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
  522. // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
  523. // .. .. ==> 0XF800600C[21:11] = 0x00000002U
  524. // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U
  525. // .. .. reg_ddrc_lpr_xact_run_length = 0x8
  526. // .. .. ==> 0XF800600C[25:22] = 0x00000008U
  527. // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U
  528. // .. ..
  529. EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
  530. // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
  531. // .. .. ==> 0XF8006010[10:0] = 0x00000001U
  532. // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
  533. // .. .. reg_ddrc_w_xact_run_length = 0x8
  534. // .. .. ==> 0XF8006010[14:11] = 0x00000008U
  535. // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U
  536. // .. .. reg_ddrc_w_max_starve_x32 = 0x2
  537. // .. .. ==> 0XF8006010[25:15] = 0x00000002U
  538. // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U
  539. // .. ..
  540. EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
  541. // .. .. reg_ddrc_t_rc = 0x1a
  542. // .. .. ==> 0XF8006014[5:0] = 0x0000001AU
  543. // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001AU
  544. // .. .. reg_ddrc_t_rfc_min = 0xa0
  545. // .. .. ==> 0XF8006014[13:6] = 0x000000A0U
  546. // .. .. ==> MASK : 0x00003FC0U VAL : 0x00002800U
  547. // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
  548. // .. .. ==> 0XF8006014[20:14] = 0x00000010U
  549. // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U
  550. // .. ..
  551. EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004281AU),
  552. // .. .. reg_ddrc_wr2pre = 0x12
  553. // .. .. ==> 0XF8006018[4:0] = 0x00000012U
  554. // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U
  555. // .. .. reg_ddrc_powerdown_to_x32 = 0x6
  556. // .. .. ==> 0XF8006018[9:5] = 0x00000006U
  557. // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U
  558. // .. .. reg_ddrc_t_faw = 0x16
  559. // .. .. ==> 0XF8006018[15:10] = 0x00000016U
  560. // .. .. ==> MASK : 0x0000FC00U VAL : 0x00005800U
  561. // .. .. reg_ddrc_t_ras_max = 0x24
  562. // .. .. ==> 0XF8006018[21:16] = 0x00000024U
  563. // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U
  564. // .. .. reg_ddrc_t_ras_min = 0x13
  565. // .. .. ==> 0XF8006018[26:22] = 0x00000013U
  566. // .. .. ==> MASK : 0x07C00000U VAL : 0x04C00000U
  567. // .. .. reg_ddrc_t_cke = 0x4
  568. // .. .. ==> 0XF8006018[31:28] = 0x00000004U
  569. // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U
  570. // .. ..
  571. EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x44E458D2U),
  572. // .. .. reg_ddrc_write_latency = 0x5
  573. // .. .. ==> 0XF800601C[4:0] = 0x00000005U
  574. // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U
  575. // .. .. reg_ddrc_rd2wr = 0x7
  576. // .. .. ==> 0XF800601C[9:5] = 0x00000007U
  577. // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U
  578. // .. .. reg_ddrc_wr2rd = 0xe
  579. // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
  580. // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U
  581. // .. .. reg_ddrc_t_xp = 0x4
  582. // .. .. ==> 0XF800601C[19:15] = 0x00000004U
  583. // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U
  584. // .. .. reg_ddrc_pad_pd = 0x0
  585. // .. .. ==> 0XF800601C[22:20] = 0x00000000U
  586. // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U
  587. // .. .. reg_ddrc_rd2pre = 0x4
  588. // .. .. ==> 0XF800601C[27:23] = 0x00000004U
  589. // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U
  590. // .. .. reg_ddrc_t_rcd = 0x7
  591. // .. .. ==> 0XF800601C[31:28] = 0x00000007U
  592. // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
  593. // .. ..
  594. EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
  595. // .. .. reg_ddrc_t_ccd = 0x4
  596. // .. .. ==> 0XF8006020[4:2] = 0x00000004U
  597. // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U
  598. // .. .. reg_ddrc_t_rrd = 0x6
  599. // .. .. ==> 0XF8006020[7:5] = 0x00000006U
  600. // .. .. ==> MASK : 0x000000E0U VAL : 0x000000C0U
  601. // .. .. reg_ddrc_refresh_margin = 0x2
  602. // .. .. ==> 0XF8006020[11:8] = 0x00000002U
  603. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
  604. // .. .. reg_ddrc_t_rp = 0x7
  605. // .. .. ==> 0XF8006020[15:12] = 0x00000007U
  606. // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U
  607. // .. .. reg_ddrc_refresh_to_x32 = 0x8
  608. // .. .. ==> 0XF8006020[20:16] = 0x00000008U
  609. // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U
  610. // .. .. reg_ddrc_mobile = 0x0
  611. // .. .. ==> 0XF8006020[22:22] = 0x00000000U
  612. // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
  613. // .. .. reg_ddrc_en_dfi_dram_clk_disable = 0x0
  614. // .. .. ==> 0XF8006020[23:23] = 0x00000000U
  615. // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
  616. // .. .. reg_ddrc_read_latency = 0x7
  617. // .. .. ==> 0XF8006020[28:24] = 0x00000007U
  618. // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U
  619. // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
  620. // .. .. ==> 0XF8006020[29:29] = 0x00000001U
  621. // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U
  622. // .. .. reg_ddrc_dis_pad_pd = 0x0
  623. // .. .. ==> 0XF8006020[30:30] = 0x00000000U
  624. // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
  625. // .. ..
  626. EMIT_MASKWRITE(0XF8006020, 0x7FDFFFFCU ,0x270872D0U),
  627. // .. .. reg_ddrc_en_2t_timing_mode = 0x0
  628. // .. .. ==> 0XF8006024[0:0] = 0x00000000U
  629. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  630. // .. .. reg_ddrc_prefer_write = 0x0
  631. // .. .. ==> 0XF8006024[1:1] = 0x00000000U
  632. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  633. // .. .. reg_ddrc_mr_wr = 0x0
  634. // .. .. ==> 0XF8006024[6:6] = 0x00000000U
  635. // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
  636. // .. .. reg_ddrc_mr_addr = 0x0
  637. // .. .. ==> 0XF8006024[8:7] = 0x00000000U
  638. // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U
  639. // .. .. reg_ddrc_mr_data = 0x0
  640. // .. .. ==> 0XF8006024[24:9] = 0x00000000U
  641. // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U
  642. // .. .. ddrc_reg_mr_wr_busy = 0x0
  643. // .. .. ==> 0XF8006024[25:25] = 0x00000000U
  644. // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
  645. // .. .. reg_ddrc_mr_type = 0x0
  646. // .. .. ==> 0XF8006024[26:26] = 0x00000000U
  647. // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
  648. // .. .. reg_ddrc_mr_rdata_valid = 0x0
  649. // .. .. ==> 0XF8006024[27:27] = 0x00000000U
  650. // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
  651. // .. ..
  652. EMIT_MASKWRITE(0XF8006024, 0x0FFFFFC3U ,0x00000000U),
  653. // .. .. reg_ddrc_final_wait_x32 = 0x7
  654. // .. .. ==> 0XF8006028[6:0] = 0x00000007U
  655. // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U
  656. // .. .. reg_ddrc_pre_ocd_x32 = 0x0
  657. // .. .. ==> 0XF8006028[10:7] = 0x00000000U
  658. // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U
  659. // .. .. reg_ddrc_t_mrd = 0x4
  660. // .. .. ==> 0XF8006028[13:11] = 0x00000004U
  661. // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U
  662. // .. ..
  663. EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
  664. // .. .. reg_ddrc_emr2 = 0x8
  665. // .. .. ==> 0XF800602C[15:0] = 0x00000008U
  666. // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U
  667. // .. .. reg_ddrc_emr3 = 0x0
  668. // .. .. ==> 0XF800602C[31:16] = 0x00000000U
  669. // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U
  670. // .. ..
  671. EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
  672. // .. .. reg_ddrc_mr = 0x930
  673. // .. .. ==> 0XF8006030[15:0] = 0x00000930U
  674. // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U
  675. // .. .. reg_ddrc_emr = 0x4
  676. // .. .. ==> 0XF8006030[31:16] = 0x00000004U
  677. // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U
  678. // .. ..
  679. EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
  680. // .. .. reg_ddrc_burst_rdwr = 0x4
  681. // .. .. ==> 0XF8006034[3:0] = 0x00000004U
  682. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U
  683. // .. .. reg_ddrc_pre_cke_x1024 = 0x105
  684. // .. .. ==> 0XF8006034[13:4] = 0x00000105U
  685. // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U
  686. // .. .. reg_ddrc_post_cke_x1024 = 0x1
  687. // .. .. ==> 0XF8006034[25:16] = 0x00000001U
  688. // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U
  689. // .. .. reg_ddrc_burstchop = 0x0
  690. // .. .. ==> 0XF8006034[28:28] = 0x00000000U
  691. // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
  692. // .. ..
  693. EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
  694. // .. .. reg_ddrc_force_low_pri_n = 0x0
  695. // .. .. ==> 0XF8006038[0:0] = 0x00000000U
  696. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  697. // .. .. reg_ddrc_dis_dq = 0x0
  698. // .. .. ==> 0XF8006038[1:1] = 0x00000000U
  699. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  700. // .. ..
  701. EMIT_MASKWRITE(0XF8006038, 0x00000003U ,0x00000000U),
  702. // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
  703. // .. .. ==> 0XF800603C[3:0] = 0x00000007U
  704. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U
  705. // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
  706. // .. .. ==> 0XF800603C[7:4] = 0x00000007U
  707. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U
  708. // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
  709. // .. .. ==> 0XF800603C[11:8] = 0x00000007U
  710. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U
  711. // .. .. reg_ddrc_addrmap_col_b5 = 0x0
  712. // .. .. ==> 0XF800603C[15:12] = 0x00000000U
  713. // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
  714. // .. .. reg_ddrc_addrmap_col_b6 = 0x0
  715. // .. .. ==> 0XF800603C[19:16] = 0x00000000U
  716. // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
  717. // .. ..
  718. EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
  719. // .. .. reg_ddrc_addrmap_col_b2 = 0x0
  720. // .. .. ==> 0XF8006040[3:0] = 0x00000000U
  721. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
  722. // .. .. reg_ddrc_addrmap_col_b3 = 0x0
  723. // .. .. ==> 0XF8006040[7:4] = 0x00000000U
  724. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
  725. // .. .. reg_ddrc_addrmap_col_b4 = 0x0
  726. // .. .. ==> 0XF8006040[11:8] = 0x00000000U
  727. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
  728. // .. .. reg_ddrc_addrmap_col_b7 = 0x0
  729. // .. .. ==> 0XF8006040[15:12] = 0x00000000U
  730. // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
  731. // .. .. reg_ddrc_addrmap_col_b8 = 0x0
  732. // .. .. ==> 0XF8006040[19:16] = 0x00000000U
  733. // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
  734. // .. .. reg_ddrc_addrmap_col_b9 = 0xf
  735. // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
  736. // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U
  737. // .. .. reg_ddrc_addrmap_col_b10 = 0xf
  738. // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
  739. // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
  740. // .. .. reg_ddrc_addrmap_col_b11 = 0xf
  741. // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
  742. // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U
  743. // .. ..
  744. EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
  745. // .. .. reg_ddrc_addrmap_row_b0 = 0x6
  746. // .. .. ==> 0XF8006044[3:0] = 0x00000006U
  747. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U
  748. // .. .. reg_ddrc_addrmap_row_b1 = 0x6
  749. // .. .. ==> 0XF8006044[7:4] = 0x00000006U
  750. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U
  751. // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
  752. // .. .. ==> 0XF8006044[11:8] = 0x00000006U
  753. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U
  754. // .. .. reg_ddrc_addrmap_row_b12 = 0x6
  755. // .. .. ==> 0XF8006044[15:12] = 0x00000006U
  756. // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
  757. // .. .. reg_ddrc_addrmap_row_b13 = 0x6
  758. // .. .. ==> 0XF8006044[19:16] = 0x00000006U
  759. // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
  760. // .. .. reg_ddrc_addrmap_row_b14 = 0x6
  761. // .. .. ==> 0XF8006044[23:20] = 0x00000006U
  762. // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U
  763. // .. .. reg_ddrc_addrmap_row_b15 = 0xf
  764. // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
  765. // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
  766. // .. ..
  767. EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
  768. // .. .. reg_phy_rd_local_odt = 0x0
  769. // .. .. ==> 0XF8006048[13:12] = 0x00000000U
  770. // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U
  771. // .. .. reg_phy_wr_local_odt = 0x3
  772. // .. .. ==> 0XF8006048[15:14] = 0x00000003U
  773. // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U
  774. // .. .. reg_phy_idle_local_odt = 0x3
  775. // .. .. ==> 0XF8006048[17:16] = 0x00000003U
  776. // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U
  777. // .. ..
  778. EMIT_MASKWRITE(0XF8006048, 0x0003F000U ,0x0003C000U),
  779. // .. .. reg_phy_rd_cmd_to_data = 0x0
  780. // .. .. ==> 0XF8006050[3:0] = 0x00000000U
  781. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
  782. // .. .. reg_phy_wr_cmd_to_data = 0x0
  783. // .. .. ==> 0XF8006050[7:4] = 0x00000000U
  784. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
  785. // .. .. reg_phy_rdc_we_to_re_delay = 0x8
  786. // .. .. ==> 0XF8006050[11:8] = 0x00000008U
  787. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U
  788. // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
  789. // .. .. ==> 0XF8006050[15:15] = 0x00000000U
  790. // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
  791. // .. .. reg_phy_use_fixed_re = 0x1
  792. // .. .. ==> 0XF8006050[16:16] = 0x00000001U
  793. // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
  794. // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
  795. // .. .. ==> 0XF8006050[17:17] = 0x00000000U
  796. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  797. // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
  798. // .. .. ==> 0XF8006050[18:18] = 0x00000000U
  799. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  800. // .. .. reg_phy_clk_stall_level = 0x0
  801. // .. .. ==> 0XF8006050[19:19] = 0x00000000U
  802. // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
  803. // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
  804. // .. .. ==> 0XF8006050[27:24] = 0x00000007U
  805. // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U
  806. // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
  807. // .. .. ==> 0XF8006050[31:28] = 0x00000007U
  808. // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
  809. // .. ..
  810. EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
  811. // .. .. reg_ddrc_dis_dll_calib = 0x0
  812. // .. .. ==> 0XF8006058[16:16] = 0x00000000U
  813. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  814. // .. ..
  815. EMIT_MASKWRITE(0XF8006058, 0x00010000U ,0x00000000U),
  816. // .. .. reg_ddrc_rd_odt_delay = 0x3
  817. // .. .. ==> 0XF800605C[3:0] = 0x00000003U
  818. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U
  819. // .. .. reg_ddrc_wr_odt_delay = 0x0
  820. // .. .. ==> 0XF800605C[7:4] = 0x00000000U
  821. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
  822. // .. .. reg_ddrc_rd_odt_hold = 0x0
  823. // .. .. ==> 0XF800605C[11:8] = 0x00000000U
  824. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
  825. // .. .. reg_ddrc_wr_odt_hold = 0x5
  826. // .. .. ==> 0XF800605C[15:12] = 0x00000005U
  827. // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U
  828. // .. ..
  829. EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
  830. // .. .. reg_ddrc_pageclose = 0x0
  831. // .. .. ==> 0XF8006060[0:0] = 0x00000000U
  832. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  833. // .. .. reg_ddrc_lpr_num_entries = 0x1f
  834. // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
  835. // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU
  836. // .. .. reg_ddrc_auto_pre_en = 0x0
  837. // .. .. ==> 0XF8006060[7:7] = 0x00000000U
  838. // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
  839. // .. .. reg_ddrc_refresh_update_level = 0x0
  840. // .. .. ==> 0XF8006060[8:8] = 0x00000000U
  841. // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
  842. // .. .. reg_ddrc_dis_wc = 0x0
  843. // .. .. ==> 0XF8006060[9:9] = 0x00000000U
  844. // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
  845. // .. .. reg_ddrc_dis_collision_page_opt = 0x0
  846. // .. .. ==> 0XF8006060[10:10] = 0x00000000U
  847. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  848. // .. .. reg_ddrc_selfref_en = 0x0
  849. // .. .. ==> 0XF8006060[12:12] = 0x00000000U
  850. // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U
  851. // .. ..
  852. EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
  853. // .. .. reg_ddrc_go2critical_hysteresis = 0x0
  854. // .. .. ==> 0XF8006064[12:5] = 0x00000000U
  855. // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U
  856. // .. .. reg_arb_go2critical_en = 0x1
  857. // .. .. ==> 0XF8006064[17:17] = 0x00000001U
  858. // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U
  859. // .. ..
  860. EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
  861. // .. .. reg_ddrc_wrlvl_ww = 0x41
  862. // .. .. ==> 0XF8006068[7:0] = 0x00000041U
  863. // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U
  864. // .. .. reg_ddrc_rdlvl_rr = 0x41
  865. // .. .. ==> 0XF8006068[15:8] = 0x00000041U
  866. // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U
  867. // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
  868. // .. .. ==> 0XF8006068[25:16] = 0x00000028U
  869. // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U
  870. // .. ..
  871. EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
  872. // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
  873. // .. .. ==> 0XF800606C[7:0] = 0x00000010U
  874. // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U
  875. // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
  876. // .. .. ==> 0XF800606C[15:8] = 0x00000016U
  877. // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U
  878. // .. ..
  879. EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
  880. // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
  881. // .. .. ==> 0XF8006078[3:0] = 0x00000001U
  882. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U
  883. // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
  884. // .. .. ==> 0XF8006078[7:4] = 0x00000001U
  885. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U
  886. // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
  887. // .. .. ==> 0XF8006078[11:8] = 0x00000001U
  888. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U
  889. // .. .. reg_ddrc_t_cksre = 0x6
  890. // .. .. ==> 0XF8006078[15:12] = 0x00000006U
  891. // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
  892. // .. .. reg_ddrc_t_cksrx = 0x6
  893. // .. .. ==> 0XF8006078[19:16] = 0x00000006U
  894. // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
  895. // .. .. reg_ddrc_t_ckesr = 0x4
  896. // .. .. ==> 0XF8006078[25:20] = 0x00000004U
  897. // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U
  898. // .. ..
  899. EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U),
  900. // .. .. reg_ddrc_t_ckpde = 0x2
  901. // .. .. ==> 0XF800607C[3:0] = 0x00000002U
  902. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U
  903. // .. .. reg_ddrc_t_ckpdx = 0x2
  904. // .. .. ==> 0XF800607C[7:4] = 0x00000002U
  905. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
  906. // .. .. reg_ddrc_t_ckdpde = 0x2
  907. // .. .. ==> 0XF800607C[11:8] = 0x00000002U
  908. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
  909. // .. .. reg_ddrc_t_ckdpdx = 0x2
  910. // .. .. ==> 0XF800607C[15:12] = 0x00000002U
  911. // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U
  912. // .. .. reg_ddrc_t_ckcsx = 0x3
  913. // .. .. ==> 0XF800607C[19:16] = 0x00000003U
  914. // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U
  915. // .. ..
  916. EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U),
  917. // .. .. reg_ddrc_dis_auto_zq = 0x0
  918. // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
  919. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  920. // .. .. reg_ddrc_ddr3 = 0x1
  921. // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
  922. // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
  923. // .. .. reg_ddrc_t_mod = 0x200
  924. // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
  925. // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U
  926. // .. .. reg_ddrc_t_zq_long_nop = 0x200
  927. // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
  928. // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U
  929. // .. .. reg_ddrc_t_zq_short_nop = 0x40
  930. // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
  931. // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U
  932. // .. ..
  933. EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
  934. // .. .. t_zq_short_interval_x1024 = 0xcb73
  935. // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
  936. // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U
  937. // .. .. dram_rstn_x1024 = 0x69
  938. // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
  939. // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U
  940. // .. ..
  941. EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
  942. // .. .. deeppowerdown_en = 0x0
  943. // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
  944. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  945. // .. .. deeppowerdown_to_x1024 = 0xff
  946. // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
  947. // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU
  948. // .. ..
  949. EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
  950. // .. .. dfi_wrlvl_max_x1024 = 0xfff
  951. // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
  952. // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU
  953. // .. .. dfi_rdlvl_max_x1024 = 0xfff
  954. // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
  955. // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U
  956. // .. .. ddrc_reg_twrlvl_max_error = 0x0
  957. // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
  958. // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
  959. // .. .. ddrc_reg_trdlvl_max_error = 0x0
  960. // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
  961. // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
  962. // .. .. reg_ddrc_dfi_wr_level_en = 0x1
  963. // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
  964. // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
  965. // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
  966. // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
  967. // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
  968. // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
  969. // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
  970. // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
  971. // .. ..
  972. EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
  973. // .. .. reg_ddrc_skip_ocd = 0x1
  974. // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
  975. // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U
  976. // .. ..
  977. EMIT_MASKWRITE(0XF80060B4, 0x00000200U ,0x00000200U),
  978. // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
  979. // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
  980. // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U
  981. // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
  982. // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
  983. // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U
  984. // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
  985. // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
  986. // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U
  987. // .. ..
  988. EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
  989. // .. .. START: RESET ECC ERROR
  990. // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
  991. // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
  992. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  993. // .. .. Clear_Correctable_DRAM_ECC_error = 1
  994. // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
  995. // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
  996. // .. ..
  997. EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
  998. // .. .. FINISH: RESET ECC ERROR
  999. // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
  1000. // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
  1001. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  1002. // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
  1003. // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
  1004. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  1005. // .. ..
  1006. EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
  1007. // .. .. CORR_ECC_LOG_VALID = 0x0
  1008. // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
  1009. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  1010. // .. .. ECC_CORRECTED_BIT_NUM = 0x0
  1011. // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
  1012. // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U
  1013. // .. ..
  1014. EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
  1015. // .. .. UNCORR_ECC_LOG_VALID = 0x0
  1016. // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
  1017. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  1018. // .. ..
  1019. EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
  1020. // .. .. STAT_NUM_CORR_ERR = 0x0
  1021. // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
  1022. // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U
  1023. // .. .. STAT_NUM_UNCORR_ERR = 0x0
  1024. // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
  1025. // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U
  1026. // .. ..
  1027. EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
  1028. // .. .. reg_ddrc_ecc_mode = 0x0
  1029. // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
  1030. // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
  1031. // .. .. reg_ddrc_dis_scrub = 0x1
  1032. // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
  1033. // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
  1034. // .. ..
  1035. EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
  1036. // .. .. reg_phy_dif_on = 0x0
  1037. // .. .. ==> 0XF8006114[3:0] = 0x00000000U
  1038. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
  1039. // .. .. reg_phy_dif_off = 0x0
  1040. // .. .. ==> 0XF8006114[7:4] = 0x00000000U
  1041. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
  1042. // .. ..
  1043. EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
  1044. // .. .. reg_phy_data_slice_in_use = 0x1
  1045. // .. .. ==> 0XF8006118[0:0] = 0x00000001U
  1046. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  1047. // .. .. reg_phy_rdlvl_inc_mode = 0x0
  1048. // .. .. ==> 0XF8006118[1:1] = 0x00000000U
  1049. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  1050. // .. .. reg_phy_gatelvl_inc_mode = 0x0
  1051. // .. .. ==> 0XF8006118[2:2] = 0x00000000U
  1052. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  1053. // .. .. reg_phy_wrlvl_inc_mode = 0x0
  1054. // .. .. ==> 0XF8006118[3:3] = 0x00000000U
  1055. // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
  1056. // .. .. reg_phy_bist_shift_dq = 0x0
  1057. // .. .. ==> 0XF8006118[14:6] = 0x00000000U
  1058. // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
  1059. // .. .. reg_phy_bist_err_clr = 0x0
  1060. // .. .. ==> 0XF8006118[23:15] = 0x00000000U
  1061. // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
  1062. // .. .. reg_phy_dq_offset = 0x40
  1063. // .. .. ==> 0XF8006118[30:24] = 0x00000040U
  1064. // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
  1065. // .. ..
  1066. EMIT_MASKWRITE(0XF8006118, 0x7FFFFFCFU ,0x40000001U),
  1067. // .. .. reg_phy_data_slice_in_use = 0x1
  1068. // .. .. ==> 0XF800611C[0:0] = 0x00000001U
  1069. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  1070. // .. .. reg_phy_rdlvl_inc_mode = 0x0
  1071. // .. .. ==> 0XF800611C[1:1] = 0x00000000U
  1072. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  1073. // .. .. reg_phy_gatelvl_inc_mode = 0x0
  1074. // .. .. ==> 0XF800611C[2:2] = 0x00000000U
  1075. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  1076. // .. .. reg_phy_wrlvl_inc_mode = 0x0
  1077. // .. .. ==> 0XF800611C[3:3] = 0x00000000U
  1078. // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
  1079. // .. .. reg_phy_bist_shift_dq = 0x0
  1080. // .. .. ==> 0XF800611C[14:6] = 0x00000000U
  1081. // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
  1082. // .. .. reg_phy_bist_err_clr = 0x0
  1083. // .. .. ==> 0XF800611C[23:15] = 0x00000000U
  1084. // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
  1085. // .. .. reg_phy_dq_offset = 0x40
  1086. // .. .. ==> 0XF800611C[30:24] = 0x00000040U
  1087. // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
  1088. // .. ..
  1089. EMIT_MASKWRITE(0XF800611C, 0x7FFFFFCFU ,0x40000001U),
  1090. // .. .. reg_phy_data_slice_in_use = 0x1
  1091. // .. .. ==> 0XF8006120[0:0] = 0x00000001U
  1092. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  1093. // .. .. reg_phy_rdlvl_inc_mode = 0x0
  1094. // .. .. ==> 0XF8006120[1:1] = 0x00000000U
  1095. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  1096. // .. .. reg_phy_gatelvl_inc_mode = 0x0
  1097. // .. .. ==> 0XF8006120[2:2] = 0x00000000U
  1098. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  1099. // .. .. reg_phy_wrlvl_inc_mode = 0x0
  1100. // .. .. ==> 0XF8006120[3:3] = 0x00000000U
  1101. // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
  1102. // .. .. reg_phy_bist_shift_dq = 0x0
  1103. // .. .. ==> 0XF8006120[14:6] = 0x00000000U
  1104. // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
  1105. // .. .. reg_phy_bist_err_clr = 0x0
  1106. // .. .. ==> 0XF8006120[23:15] = 0x00000000U
  1107. // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
  1108. // .. .. reg_phy_dq_offset = 0x40
  1109. // .. .. ==> 0XF8006120[30:24] = 0x00000040U
  1110. // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
  1111. // .. ..
  1112. EMIT_MASKWRITE(0XF8006120, 0x7FFFFFCFU ,0x40000001U),
  1113. // .. .. reg_phy_data_slice_in_use = 0x1
  1114. // .. .. ==> 0XF8006124[0:0] = 0x00000001U
  1115. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  1116. // .. .. reg_phy_rdlvl_inc_mode = 0x0
  1117. // .. .. ==> 0XF8006124[1:1] = 0x00000000U
  1118. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  1119. // .. .. reg_phy_gatelvl_inc_mode = 0x0
  1120. // .. .. ==> 0XF8006124[2:2] = 0x00000000U
  1121. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  1122. // .. .. reg_phy_wrlvl_inc_mode = 0x0
  1123. // .. .. ==> 0XF8006124[3:3] = 0x00000000U
  1124. // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
  1125. // .. .. reg_phy_bist_shift_dq = 0x0
  1126. // .. .. ==> 0XF8006124[14:6] = 0x00000000U
  1127. // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
  1128. // .. .. reg_phy_bist_err_clr = 0x0
  1129. // .. .. ==> 0XF8006124[23:15] = 0x00000000U
  1130. // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
  1131. // .. .. reg_phy_dq_offset = 0x40
  1132. // .. .. ==> 0XF8006124[30:24] = 0x00000040U
  1133. // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
  1134. // .. ..
  1135. EMIT_MASKWRITE(0XF8006124, 0x7FFFFFCFU ,0x40000001U),
  1136. // .. .. reg_phy_wrlvl_init_ratio = 0x0
  1137. // .. .. ==> 0XF800612C[9:0] = 0x00000000U
  1138. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U
  1139. // .. .. reg_phy_gatelvl_init_ratio = 0xb0
  1140. // .. .. ==> 0XF800612C[19:10] = 0x000000B0U
  1141. // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002C000U
  1142. // .. ..
  1143. EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0002C000U),
  1144. // .. .. reg_phy_wrlvl_init_ratio = 0x0
  1145. // .. .. ==> 0XF8006130[9:0] = 0x00000000U
  1146. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U
  1147. // .. .. reg_phy_gatelvl_init_ratio = 0xb1
  1148. // .. .. ==> 0XF8006130[19:10] = 0x000000B1U
  1149. // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002C400U
  1150. // .. ..
  1151. EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x0002C400U),
  1152. // .. .. reg_phy_wrlvl_init_ratio = 0x3
  1153. // .. .. ==> 0XF8006134[9:0] = 0x00000003U
  1154. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U
  1155. // .. .. reg_phy_gatelvl_init_ratio = 0xbc
  1156. // .. .. ==> 0XF8006134[19:10] = 0x000000BCU
  1157. // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002F000U
  1158. // .. ..
  1159. EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0002F003U),
  1160. // .. .. reg_phy_wrlvl_init_ratio = 0x3
  1161. // .. .. ==> 0XF8006138[9:0] = 0x00000003U
  1162. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U
  1163. // .. .. reg_phy_gatelvl_init_ratio = 0xbb
  1164. // .. .. ==> 0XF8006138[19:10] = 0x000000BBU
  1165. // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002EC00U
  1166. // .. ..
  1167. EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0002EC03U),
  1168. // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
  1169. // .. .. ==> 0XF8006140[9:0] = 0x00000035U
  1170. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
  1171. // .. .. reg_phy_rd_dqs_slave_force = 0x0
  1172. // .. .. ==> 0XF8006140[10:10] = 0x00000000U
  1173. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  1174. // .. .. reg_phy_rd_dqs_slave_delay = 0x0
  1175. // .. .. ==> 0XF8006140[19:11] = 0x00000000U
  1176. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  1177. // .. ..
  1178. EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
  1179. // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
  1180. // .. .. ==> 0XF8006144[9:0] = 0x00000035U
  1181. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
  1182. // .. .. reg_phy_rd_dqs_slave_force = 0x0
  1183. // .. .. ==> 0XF8006144[10:10] = 0x00000000U
  1184. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  1185. // .. .. reg_phy_rd_dqs_slave_delay = 0x0
  1186. // .. .. ==> 0XF8006144[19:11] = 0x00000000U
  1187. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  1188. // .. ..
  1189. EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
  1190. // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
  1191. // .. .. ==> 0XF8006148[9:0] = 0x00000035U
  1192. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
  1193. // .. .. reg_phy_rd_dqs_slave_force = 0x0
  1194. // .. .. ==> 0XF8006148[10:10] = 0x00000000U
  1195. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  1196. // .. .. reg_phy_rd_dqs_slave_delay = 0x0
  1197. // .. .. ==> 0XF8006148[19:11] = 0x00000000U
  1198. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  1199. // .. ..
  1200. EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
  1201. // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
  1202. // .. .. ==> 0XF800614C[9:0] = 0x00000035U
  1203. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
  1204. // .. .. reg_phy_rd_dqs_slave_force = 0x0
  1205. // .. .. ==> 0XF800614C[10:10] = 0x00000000U
  1206. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  1207. // .. .. reg_phy_rd_dqs_slave_delay = 0x0
  1208. // .. .. ==> 0XF800614C[19:11] = 0x00000000U
  1209. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  1210. // .. ..
  1211. EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
  1212. // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
  1213. // .. .. ==> 0XF8006154[9:0] = 0x00000077U
  1214. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000077U
  1215. // .. .. reg_phy_wr_dqs_slave_force = 0x0
  1216. // .. .. ==> 0XF8006154[10:10] = 0x00000000U
  1217. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  1218. // .. .. reg_phy_wr_dqs_slave_delay = 0x0
  1219. // .. .. ==> 0XF8006154[19:11] = 0x00000000U
  1220. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  1221. // .. ..
  1222. EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x00000077U),
  1223. // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
  1224. // .. .. ==> 0XF8006158[9:0] = 0x00000077U
  1225. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000077U
  1226. // .. .. reg_phy_wr_dqs_slave_force = 0x0
  1227. // .. .. ==> 0XF8006158[10:10] = 0x00000000U
  1228. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  1229. // .. .. reg_phy_wr_dqs_slave_delay = 0x0
  1230. // .. .. ==> 0XF8006158[19:11] = 0x00000000U
  1231. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  1232. // .. ..
  1233. EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000077U),
  1234. // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
  1235. // .. .. ==> 0XF800615C[9:0] = 0x00000083U
  1236. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U
  1237. // .. .. reg_phy_wr_dqs_slave_force = 0x0
  1238. // .. .. ==> 0XF800615C[10:10] = 0x00000000U
  1239. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  1240. // .. .. reg_phy_wr_dqs_slave_delay = 0x0
  1241. // .. .. ==> 0XF800615C[19:11] = 0x00000000U
  1242. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  1243. // .. ..
  1244. EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x00000083U),
  1245. // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
  1246. // .. .. ==> 0XF8006160[9:0] = 0x00000083U
  1247. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U
  1248. // .. .. reg_phy_wr_dqs_slave_force = 0x0
  1249. // .. .. ==> 0XF8006160[10:10] = 0x00000000U
  1250. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  1251. // .. .. reg_phy_wr_dqs_slave_delay = 0x0
  1252. // .. .. ==> 0XF8006160[19:11] = 0x00000000U
  1253. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  1254. // .. ..
  1255. EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x00000083U),
  1256. // .. .. reg_phy_fifo_we_slave_ratio = 0x105
  1257. // .. .. ==> 0XF8006168[10:0] = 0x00000105U
  1258. // .. .. ==> MASK : 0x000007FFU VAL : 0x00000105U
  1259. // .. .. reg_phy_fifo_we_in_force = 0x0
  1260. // .. .. ==> 0XF8006168[11:11] = 0x00000000U
  1261. // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
  1262. // .. .. reg_phy_fifo_we_in_delay = 0x0
  1263. // .. .. ==> 0XF8006168[20:12] = 0x00000000U
  1264. // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
  1265. // .. ..
  1266. EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000105U),
  1267. // .. .. reg_phy_fifo_we_slave_ratio = 0x106
  1268. // .. .. ==> 0XF800616C[10:0] = 0x00000106U
  1269. // .. .. ==> MASK : 0x000007FFU VAL : 0x00000106U
  1270. // .. .. reg_phy_fifo_we_in_force = 0x0
  1271. // .. .. ==> 0XF800616C[11:11] = 0x00000000U
  1272. // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
  1273. // .. .. reg_phy_fifo_we_in_delay = 0x0
  1274. // .. .. ==> 0XF800616C[20:12] = 0x00000000U
  1275. // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
  1276. // .. ..
  1277. EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000106U),
  1278. // .. .. reg_phy_fifo_we_slave_ratio = 0x111
  1279. // .. .. ==> 0XF8006170[10:0] = 0x00000111U
  1280. // .. .. ==> MASK : 0x000007FFU VAL : 0x00000111U
  1281. // .. .. reg_phy_fifo_we_in_force = 0x0
  1282. // .. .. ==> 0XF8006170[11:11] = 0x00000000U
  1283. // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
  1284. // .. .. reg_phy_fifo_we_in_delay = 0x0
  1285. // .. .. ==> 0XF8006170[20:12] = 0x00000000U
  1286. // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
  1287. // .. ..
  1288. EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000111U),
  1289. // .. .. reg_phy_fifo_we_slave_ratio = 0x110
  1290. // .. .. ==> 0XF8006174[10:0] = 0x00000110U
  1291. // .. .. ==> MASK : 0x000007FFU VAL : 0x00000110U
  1292. // .. .. reg_phy_fifo_we_in_force = 0x0
  1293. // .. .. ==> 0XF8006174[11:11] = 0x00000000U
  1294. // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
  1295. // .. .. reg_phy_fifo_we_in_delay = 0x0
  1296. // .. .. ==> 0XF8006174[20:12] = 0x00000000U
  1297. // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
  1298. // .. ..
  1299. EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000110U),
  1300. // .. .. reg_phy_wr_data_slave_ratio = 0xb7
  1301. // .. .. ==> 0XF800617C[9:0] = 0x000000B7U
  1302. // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B7U
  1303. // .. .. reg_phy_wr_data_slave_force = 0x0
  1304. // .. .. ==> 0XF800617C[10:10] = 0x00000000U
  1305. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  1306. // .. .. reg_phy_wr_data_slave_delay = 0x0
  1307. // .. .. ==> 0XF800617C[19:11] = 0x00000000U
  1308. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  1309. // .. ..
  1310. EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000B7U),
  1311. // .. .. reg_phy_wr_data_slave_ratio = 0xb7
  1312. // .. .. ==> 0XF8006180[9:0] = 0x000000B7U
  1313. // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B7U
  1314. // .. .. reg_phy_wr_data_slave_force = 0x0
  1315. // .. .. ==> 0XF8006180[10:10] = 0x00000000U
  1316. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  1317. // .. .. reg_phy_wr_data_slave_delay = 0x0
  1318. // .. .. ==> 0XF8006180[19:11] = 0x00000000U
  1319. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  1320. // .. ..
  1321. EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000B7U),
  1322. // .. .. reg_phy_wr_data_slave_ratio = 0xc3
  1323. // .. .. ==> 0XF8006184[9:0] = 0x000000C3U
  1324. // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U
  1325. // .. .. reg_phy_wr_data_slave_force = 0x0
  1326. // .. .. ==> 0XF8006184[10:10] = 0x00000000U
  1327. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  1328. // .. .. reg_phy_wr_data_slave_delay = 0x0
  1329. // .. .. ==> 0XF8006184[19:11] = 0x00000000U
  1330. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  1331. // .. ..
  1332. EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000C3U),
  1333. // .. .. reg_phy_wr_data_slave_ratio = 0xc3
  1334. // .. .. ==> 0XF8006188[9:0] = 0x000000C3U
  1335. // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U
  1336. // .. .. reg_phy_wr_data_slave_force = 0x0
  1337. // .. .. ==> 0XF8006188[10:10] = 0x00000000U
  1338. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  1339. // .. .. reg_phy_wr_data_slave_delay = 0x0
  1340. // .. .. ==> 0XF8006188[19:11] = 0x00000000U
  1341. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  1342. // .. ..
  1343. EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000C3U),
  1344. // .. .. reg_phy_bl2 = 0x0
  1345. // .. .. ==> 0XF8006190[1:1] = 0x00000000U
  1346. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  1347. // .. .. reg_phy_at_spd_atpg = 0x0
  1348. // .. .. ==> 0XF8006190[2:2] = 0x00000000U
  1349. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  1350. // .. .. reg_phy_bist_enable = 0x0
  1351. // .. .. ==> 0XF8006190[3:3] = 0x00000000U
  1352. // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
  1353. // .. .. reg_phy_bist_force_err = 0x0
  1354. // .. .. ==> 0XF8006190[4:4] = 0x00000000U
  1355. // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  1356. // .. .. reg_phy_bist_mode = 0x0
  1357. // .. .. ==> 0XF8006190[6:5] = 0x00000000U
  1358. // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U
  1359. // .. .. reg_phy_invert_clkout = 0x1
  1360. // .. .. ==> 0XF8006190[7:7] = 0x00000001U
  1361. // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U
  1362. // .. .. reg_phy_sel_logic = 0x0
  1363. // .. .. ==> 0XF8006190[9:9] = 0x00000000U
  1364. // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
  1365. // .. .. reg_phy_ctrl_slave_ratio = 0x100
  1366. // .. .. ==> 0XF8006190[19:10] = 0x00000100U
  1367. // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U
  1368. // .. .. reg_phy_ctrl_slave_force = 0x0
  1369. // .. .. ==> 0XF8006190[20:20] = 0x00000000U
  1370. // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
  1371. // .. .. reg_phy_ctrl_slave_delay = 0x0
  1372. // .. .. ==> 0XF8006190[27:21] = 0x00000000U
  1373. // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U
  1374. // .. .. reg_phy_lpddr = 0x0
  1375. // .. .. ==> 0XF8006190[29:29] = 0x00000000U
  1376. // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U
  1377. // .. .. reg_phy_cmd_latency = 0x0
  1378. // .. .. ==> 0XF8006190[30:30] = 0x00000000U
  1379. // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
  1380. // .. ..
  1381. EMIT_MASKWRITE(0XF8006190, 0x6FFFFEFEU ,0x00040080U),
  1382. // .. .. reg_phy_wr_rl_delay = 0x2
  1383. // .. .. ==> 0XF8006194[4:0] = 0x00000002U
  1384. // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U
  1385. // .. .. reg_phy_rd_rl_delay = 0x4
  1386. // .. .. ==> 0XF8006194[9:5] = 0x00000004U
  1387. // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U
  1388. // .. .. reg_phy_dll_lock_diff = 0xf
  1389. // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
  1390. // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U
  1391. // .. .. reg_phy_use_wr_level = 0x1
  1392. // .. .. ==> 0XF8006194[14:14] = 0x00000001U
  1393. // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U
  1394. // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
  1395. // .. .. ==> 0XF8006194[15:15] = 0x00000001U
  1396. // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U
  1397. // .. .. reg_phy_use_rd_data_eye_level = 0x1
  1398. // .. .. ==> 0XF8006194[16:16] = 0x00000001U
  1399. // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
  1400. // .. .. reg_phy_dis_calib_rst = 0x0
  1401. // .. .. ==> 0XF8006194[17:17] = 0x00000000U
  1402. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  1403. // .. .. reg_phy_ctrl_slave_delay = 0x0
  1404. // .. .. ==> 0XF8006194[19:18] = 0x00000000U
  1405. // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U
  1406. // .. ..
  1407. EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
  1408. // .. .. reg_arb_page_addr_mask = 0x0
  1409. // .. .. ==> 0XF8006204[31:0] = 0x00000000U
  1410. // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
  1411. // .. ..
  1412. EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
  1413. // .. .. reg_arb_pri_wr_portn = 0x3ff
  1414. // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
  1415. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  1416. // .. .. reg_arb_disable_aging_wr_portn = 0x0
  1417. // .. .. ==> 0XF8006208[16:16] = 0x00000000U
  1418. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  1419. // .. .. reg_arb_disable_urgent_wr_portn = 0x0
  1420. // .. .. ==> 0XF8006208[17:17] = 0x00000000U
  1421. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  1422. // .. .. reg_arb_dis_page_match_wr_portn = 0x0
  1423. // .. .. ==> 0XF8006208[18:18] = 0x00000000U
  1424. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  1425. // .. ..
  1426. EMIT_MASKWRITE(0XF8006208, 0x000703FFU ,0x000003FFU),
  1427. // .. .. reg_arb_pri_wr_portn = 0x3ff
  1428. // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
  1429. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  1430. // .. .. reg_arb_disable_aging_wr_portn = 0x0
  1431. // .. .. ==> 0XF800620C[16:16] = 0x00000000U
  1432. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  1433. // .. .. reg_arb_disable_urgent_wr_portn = 0x0
  1434. // .. .. ==> 0XF800620C[17:17] = 0x00000000U
  1435. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  1436. // .. .. reg_arb_dis_page_match_wr_portn = 0x0
  1437. // .. .. ==> 0XF800620C[18:18] = 0x00000000U
  1438. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  1439. // .. ..
  1440. EMIT_MASKWRITE(0XF800620C, 0x000703FFU ,0x000003FFU),
  1441. // .. .. reg_arb_pri_wr_portn = 0x3ff
  1442. // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
  1443. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  1444. // .. .. reg_arb_disable_aging_wr_portn = 0x0
  1445. // .. .. ==> 0XF8006210[16:16] = 0x00000000U
  1446. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  1447. // .. .. reg_arb_disable_urgent_wr_portn = 0x0
  1448. // .. .. ==> 0XF8006210[17:17] = 0x00000000U
  1449. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  1450. // .. .. reg_arb_dis_page_match_wr_portn = 0x0
  1451. // .. .. ==> 0XF8006210[18:18] = 0x00000000U
  1452. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  1453. // .. ..
  1454. EMIT_MASKWRITE(0XF8006210, 0x000703FFU ,0x000003FFU),
  1455. // .. .. reg_arb_pri_wr_portn = 0x3ff
  1456. // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
  1457. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  1458. // .. .. reg_arb_disable_aging_wr_portn = 0x0
  1459. // .. .. ==> 0XF8006214[16:16] = 0x00000000U
  1460. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  1461. // .. .. reg_arb_disable_urgent_wr_portn = 0x0
  1462. // .. .. ==> 0XF8006214[17:17] = 0x00000000U
  1463. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  1464. // .. .. reg_arb_dis_page_match_wr_portn = 0x0
  1465. // .. .. ==> 0XF8006214[18:18] = 0x00000000U
  1466. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  1467. // .. ..
  1468. EMIT_MASKWRITE(0XF8006214, 0x000703FFU ,0x000003FFU),
  1469. // .. .. reg_arb_pri_rd_portn = 0x3ff
  1470. // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
  1471. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  1472. // .. .. reg_arb_disable_aging_rd_portn = 0x0
  1473. // .. .. ==> 0XF8006218[16:16] = 0x00000000U
  1474. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  1475. // .. .. reg_arb_disable_urgent_rd_portn = 0x0
  1476. // .. .. ==> 0XF8006218[17:17] = 0x00000000U
  1477. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  1478. // .. .. reg_arb_dis_page_match_rd_portn = 0x0
  1479. // .. .. ==> 0XF8006218[18:18] = 0x00000000U
  1480. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  1481. // .. .. reg_arb_set_hpr_rd_portn = 0x0
  1482. // .. .. ==> 0XF8006218[19:19] = 0x00000000U
  1483. // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
  1484. // .. ..
  1485. EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
  1486. // .. .. reg_arb_pri_rd_portn = 0x3ff
  1487. // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
  1488. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  1489. // .. .. reg_arb_disable_aging_rd_portn = 0x0
  1490. // .. .. ==> 0XF800621C[16:16] = 0x00000000U
  1491. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  1492. // .. .. reg_arb_disable_urgent_rd_portn = 0x0
  1493. // .. .. ==> 0XF800621C[17:17] = 0x00000000U
  1494. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  1495. // .. .. reg_arb_dis_page_match_rd_portn = 0x0
  1496. // .. .. ==> 0XF800621C[18:18] = 0x00000000U
  1497. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  1498. // .. .. reg_arb_set_hpr_rd_portn = 0x0
  1499. // .. .. ==> 0XF800621C[19:19] = 0x00000000U
  1500. // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
  1501. // .. ..
  1502. EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
  1503. // .. .. reg_arb_pri_rd_portn = 0x3ff
  1504. // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
  1505. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  1506. // .. .. reg_arb_disable_aging_rd_portn = 0x0
  1507. // .. .. ==> 0XF8006220[16:16] = 0x00000000U
  1508. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  1509. // .. .. reg_arb_disable_urgent_rd_portn = 0x0
  1510. // .. .. ==> 0XF8006220[17:17] = 0x00000000U
  1511. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  1512. // .. .. reg_arb_dis_page_match_rd_portn = 0x0
  1513. // .. .. ==> 0XF8006220[18:18] = 0x00000000U
  1514. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  1515. // .. .. reg_arb_set_hpr_rd_portn = 0x0
  1516. // .. .. ==> 0XF8006220[19:19] = 0x00000000U
  1517. // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
  1518. // .. ..
  1519. EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
  1520. // .. .. reg_arb_pri_rd_portn = 0x3ff
  1521. // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
  1522. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  1523. // .. .. reg_arb_disable_aging_rd_portn = 0x0
  1524. // .. .. ==> 0XF8006224[16:16] = 0x00000000U
  1525. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  1526. // .. .. reg_arb_disable_urgent_rd_portn = 0x0
  1527. // .. .. ==> 0XF8006224[17:17] = 0x00000000U
  1528. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  1529. // .. .. reg_arb_dis_page_match_rd_portn = 0x0
  1530. // .. .. ==> 0XF8006224[18:18] = 0x00000000U
  1531. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  1532. // .. .. reg_arb_set_hpr_rd_portn = 0x0
  1533. // .. .. ==> 0XF8006224[19:19] = 0x00000000U
  1534. // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
  1535. // .. ..
  1536. EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
  1537. // .. .. reg_ddrc_lpddr2 = 0x0
  1538. // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
  1539. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  1540. // .. .. reg_ddrc_derate_enable = 0x0
  1541. // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
  1542. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  1543. // .. .. reg_ddrc_mr4_margin = 0x0
  1544. // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
  1545. // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U
  1546. // .. ..
  1547. EMIT_MASKWRITE(0XF80062A8, 0x00000FF5U ,0x00000000U),
  1548. // .. .. reg_ddrc_mr4_read_interval = 0x0
  1549. // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
  1550. // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
  1551. // .. ..
  1552. EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
  1553. // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
  1554. // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
  1555. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U
  1556. // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
  1557. // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
  1558. // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U
  1559. // .. .. reg_ddrc_t_mrw = 0x5
  1560. // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
  1561. // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U
  1562. // .. ..
  1563. EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
  1564. // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
  1565. // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
  1566. // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U
  1567. // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
  1568. // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
  1569. // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U
  1570. // .. ..
  1571. EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
  1572. // .. .. START: POLL ON DCI STATUS
  1573. // .. .. DONE = 1
  1574. // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
  1575. // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U
  1576. // .. ..
  1577. EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
  1578. // .. .. FINISH: POLL ON DCI STATUS
  1579. // .. .. START: UNLOCK DDR
  1580. // .. .. reg_ddrc_soft_rstb = 0x1
  1581. // .. .. ==> 0XF8006000[0:0] = 0x00000001U
  1582. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  1583. // .. .. reg_ddrc_powerdown_en = 0x0
  1584. // .. .. ==> 0XF8006000[1:1] = 0x00000000U
  1585. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  1586. // .. .. reg_ddrc_data_bus_width = 0x0
  1587. // .. .. ==> 0XF8006000[3:2] = 0x00000000U
  1588. // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
  1589. // .. .. reg_ddrc_burst8_refresh = 0x0
  1590. // .. .. ==> 0XF8006000[6:4] = 0x00000000U
  1591. // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
  1592. // .. .. reg_ddrc_rdwr_idle_gap = 1
  1593. // .. .. ==> 0XF8006000[13:7] = 0x00000001U
  1594. // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
  1595. // .. .. reg_ddrc_dis_rd_bypass = 0x0
  1596. // .. .. ==> 0XF8006000[14:14] = 0x00000000U
  1597. // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
  1598. // .. .. reg_ddrc_dis_act_bypass = 0x0
  1599. // .. .. ==> 0XF8006000[15:15] = 0x00000000U
  1600. // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
  1601. // .. .. reg_ddrc_dis_auto_refresh = 0x0
  1602. // .. .. ==> 0XF8006000[16:16] = 0x00000000U
  1603. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  1604. // .. ..
  1605. EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
  1606. // .. .. FINISH: UNLOCK DDR
  1607. // .. .. START: CHECK DDR STATUS
  1608. // .. .. ddrc_reg_operating_mode = 1
  1609. // .. .. ==> 0XF8006054[2:0] = 0x00000001U
  1610. // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U
  1611. // .. ..
  1612. EMIT_MASKPOLL(0XF8006054, 0x00000007U),
  1613. // .. .. FINISH: CHECK DDR STATUS
  1614. // .. FINISH: DDR INITIALIZATION
  1615. // FINISH: top
  1616. //
  1617. EMIT_EXIT(),
  1618. //
  1619. };
  1620. unsigned long ps7_mio_init_data_3_0[] = {
  1621. // START: top
  1622. // .. START: SLCR SETTINGS
  1623. // .. UNLOCK_KEY = 0XDF0D
  1624. // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
  1625. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
  1626. // ..
  1627. EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
  1628. // .. FINISH: SLCR SETTINGS
  1629. // .. START: OCM REMAPPING
  1630. // .. FINISH: OCM REMAPPING
  1631. // .. START: DDRIOB SETTINGS
  1632. // .. reserved_INP_POWER = 0x0
  1633. // .. ==> 0XF8000B40[0:0] = 0x00000000U
  1634. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  1635. // .. INP_TYPE = 0x0
  1636. // .. ==> 0XF8000B40[2:1] = 0x00000000U
  1637. // .. ==> MASK : 0x00000006U VAL : 0x00000000U
  1638. // .. DCI_UPDATE_B = 0x0
  1639. // .. ==> 0XF8000B40[3:3] = 0x00000000U
  1640. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  1641. // .. TERM_EN = 0x0
  1642. // .. ==> 0XF8000B40[4:4] = 0x00000000U
  1643. // .. ==> MASK : 0x00000010U VAL : 0x00000000U
  1644. // .. DCI_TYPE = 0x0
  1645. // .. ==> 0XF8000B40[6:5] = 0x00000000U
  1646. // .. ==> MASK : 0x00000060U VAL : 0x00000000U
  1647. // .. IBUF_DISABLE_MODE = 0x0
  1648. // .. ==> 0XF8000B40[7:7] = 0x00000000U
  1649. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  1650. // .. TERM_DISABLE_MODE = 0x0
  1651. // .. ==> 0XF8000B40[8:8] = 0x00000000U
  1652. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  1653. // .. OUTPUT_EN = 0x3
  1654. // .. ==> 0XF8000B40[10:9] = 0x00000003U
  1655. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  1656. // .. PULLUP_EN = 0x0
  1657. // .. ==> 0XF8000B40[11:11] = 0x00000000U
  1658. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  1659. // ..
  1660. EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
  1661. // .. reserved_INP_POWER = 0x0
  1662. // .. ==> 0XF8000B44[0:0] = 0x00000000U
  1663. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  1664. // .. INP_TYPE = 0x0
  1665. // .. ==> 0XF8000B44[2:1] = 0x00000000U
  1666. // .. ==> MASK : 0x00000006U VAL : 0x00000000U
  1667. // .. DCI_UPDATE_B = 0x0
  1668. // .. ==> 0XF8000B44[3:3] = 0x00000000U
  1669. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  1670. // .. TERM_EN = 0x0
  1671. // .. ==> 0XF8000B44[4:4] = 0x00000000U
  1672. // .. ==> MASK : 0x00000010U VAL : 0x00000000U
  1673. // .. DCI_TYPE = 0x0
  1674. // .. ==> 0XF8000B44[6:5] = 0x00000000U
  1675. // .. ==> MASK : 0x00000060U VAL : 0x00000000U
  1676. // .. IBUF_DISABLE_MODE = 0x0
  1677. // .. ==> 0XF8000B44[7:7] = 0x00000000U
  1678. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  1679. // .. TERM_DISABLE_MODE = 0x0
  1680. // .. ==> 0XF8000B44[8:8] = 0x00000000U
  1681. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  1682. // .. OUTPUT_EN = 0x3
  1683. // .. ==> 0XF8000B44[10:9] = 0x00000003U
  1684. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  1685. // .. PULLUP_EN = 0x0
  1686. // .. ==> 0XF8000B44[11:11] = 0x00000000U
  1687. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  1688. // ..
  1689. EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
  1690. // .. reserved_INP_POWER = 0x0
  1691. // .. ==> 0XF8000B48[0:0] = 0x00000000U
  1692. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  1693. // .. INP_TYPE = 0x1
  1694. // .. ==> 0XF8000B48[2:1] = 0x00000001U
  1695. // .. ==> MASK : 0x00000006U VAL : 0x00000002U
  1696. // .. DCI_UPDATE_B = 0x0
  1697. // .. ==> 0XF8000B48[3:3] = 0x00000000U
  1698. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  1699. // .. TERM_EN = 0x1
  1700. // .. ==> 0XF8000B48[4:4] = 0x00000001U
  1701. // .. ==> MASK : 0x00000010U VAL : 0x00000010U
  1702. // .. DCI_TYPE = 0x3
  1703. // .. ==> 0XF8000B48[6:5] = 0x00000003U
  1704. // .. ==> MASK : 0x00000060U VAL : 0x00000060U
  1705. // .. IBUF_DISABLE_MODE = 0
  1706. // .. ==> 0XF8000B48[7:7] = 0x00000000U
  1707. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  1708. // .. TERM_DISABLE_MODE = 0
  1709. // .. ==> 0XF8000B48[8:8] = 0x00000000U
  1710. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  1711. // .. OUTPUT_EN = 0x3
  1712. // .. ==> 0XF8000B48[10:9] = 0x00000003U
  1713. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  1714. // .. PULLUP_EN = 0x0
  1715. // .. ==> 0XF8000B48[11:11] = 0x00000000U
  1716. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  1717. // ..
  1718. EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
  1719. // .. reserved_INP_POWER = 0x0
  1720. // .. ==> 0XF8000B4C[0:0] = 0x00000000U
  1721. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  1722. // .. INP_TYPE = 0x1
  1723. // .. ==> 0XF8000B4C[2:1] = 0x00000001U
  1724. // .. ==> MASK : 0x00000006U VAL : 0x00000002U
  1725. // .. DCI_UPDATE_B = 0x0
  1726. // .. ==> 0XF8000B4C[3:3] = 0x00000000U
  1727. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  1728. // .. TERM_EN = 0x1
  1729. // .. ==> 0XF8000B4C[4:4] = 0x00000001U
  1730. // .. ==> MASK : 0x00000010U VAL : 0x00000010U
  1731. // .. DCI_TYPE = 0x3
  1732. // .. ==> 0XF8000B4C[6:5] = 0x00000003U
  1733. // .. ==> MASK : 0x00000060U VAL : 0x00000060U
  1734. // .. IBUF_DISABLE_MODE = 0
  1735. // .. ==> 0XF8000B4C[7:7] = 0x00000000U
  1736. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  1737. // .. TERM_DISABLE_MODE = 0
  1738. // .. ==> 0XF8000B4C[8:8] = 0x00000000U
  1739. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  1740. // .. OUTPUT_EN = 0x3
  1741. // .. ==> 0XF8000B4C[10:9] = 0x00000003U
  1742. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  1743. // .. PULLUP_EN = 0x0
  1744. // .. ==> 0XF8000B4C[11:11] = 0x00000000U
  1745. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  1746. // ..
  1747. EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
  1748. // .. reserved_INP_POWER = 0x0
  1749. // .. ==> 0XF8000B50[0:0] = 0x00000000U
  1750. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  1751. // .. INP_TYPE = 0x2
  1752. // .. ==> 0XF8000B50[2:1] = 0x00000002U
  1753. // .. ==> MASK : 0x00000006U VAL : 0x00000004U
  1754. // .. DCI_UPDATE_B = 0x0
  1755. // .. ==> 0XF8000B50[3:3] = 0x00000000U
  1756. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  1757. // .. TERM_EN = 0x1
  1758. // .. ==> 0XF8000B50[4:4] = 0x00000001U
  1759. // .. ==> MASK : 0x00000010U VAL : 0x00000010U
  1760. // .. DCI_TYPE = 0x3
  1761. // .. ==> 0XF8000B50[6:5] = 0x00000003U
  1762. // .. ==> MASK : 0x00000060U VAL : 0x00000060U
  1763. // .. IBUF_DISABLE_MODE = 0
  1764. // .. ==> 0XF8000B50[7:7] = 0x00000000U
  1765. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  1766. // .. TERM_DISABLE_MODE = 0
  1767. // .. ==> 0XF8000B50[8:8] = 0x00000000U
  1768. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  1769. // .. OUTPUT_EN = 0x3
  1770. // .. ==> 0XF8000B50[10:9] = 0x00000003U
  1771. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  1772. // .. PULLUP_EN = 0x0
  1773. // .. ==> 0XF8000B50[11:11] = 0x00000000U
  1774. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  1775. // ..
  1776. EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
  1777. // .. reserved_INP_POWER = 0x0
  1778. // .. ==> 0XF8000B54[0:0] = 0x00000000U
  1779. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  1780. // .. INP_TYPE = 0x2
  1781. // .. ==> 0XF8000B54[2:1] = 0x00000002U
  1782. // .. ==> MASK : 0x00000006U VAL : 0x00000004U
  1783. // .. DCI_UPDATE_B = 0x0
  1784. // .. ==> 0XF8000B54[3:3] = 0x00000000U
  1785. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  1786. // .. TERM_EN = 0x1
  1787. // .. ==> 0XF8000B54[4:4] = 0x00000001U
  1788. // .. ==> MASK : 0x00000010U VAL : 0x00000010U
  1789. // .. DCI_TYPE = 0x3
  1790. // .. ==> 0XF8000B54[6:5] = 0x00000003U
  1791. // .. ==> MASK : 0x00000060U VAL : 0x00000060U
  1792. // .. IBUF_DISABLE_MODE = 0
  1793. // .. ==> 0XF8000B54[7:7] = 0x00000000U
  1794. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  1795. // .. TERM_DISABLE_MODE = 0
  1796. // .. ==> 0XF8000B54[8:8] = 0x00000000U
  1797. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  1798. // .. OUTPUT_EN = 0x3
  1799. // .. ==> 0XF8000B54[10:9] = 0x00000003U
  1800. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  1801. // .. PULLUP_EN = 0x0
  1802. // .. ==> 0XF8000B54[11:11] = 0x00000000U
  1803. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  1804. // ..
  1805. EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
  1806. // .. reserved_INP_POWER = 0x0
  1807. // .. ==> 0XF8000B58[0:0] = 0x00000000U
  1808. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  1809. // .. INP_TYPE = 0x0
  1810. // .. ==> 0XF8000B58[2:1] = 0x00000000U
  1811. // .. ==> MASK : 0x00000006U VAL : 0x00000000U
  1812. // .. DCI_UPDATE_B = 0x0
  1813. // .. ==> 0XF8000B58[3:3] = 0x00000000U
  1814. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  1815. // .. TERM_EN = 0x0
  1816. // .. ==> 0XF8000B58[4:4] = 0x00000000U
  1817. // .. ==> MASK : 0x00000010U VAL : 0x00000000U
  1818. // .. DCI_TYPE = 0x0
  1819. // .. ==> 0XF8000B58[6:5] = 0x00000000U
  1820. // .. ==> MASK : 0x00000060U VAL : 0x00000000U
  1821. // .. IBUF_DISABLE_MODE = 0x0
  1822. // .. ==> 0XF8000B58[7:7] = 0x00000000U
  1823. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  1824. // .. TERM_DISABLE_MODE = 0x0
  1825. // .. ==> 0XF8000B58[8:8] = 0x00000000U
  1826. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  1827. // .. OUTPUT_EN = 0x3
  1828. // .. ==> 0XF8000B58[10:9] = 0x00000003U
  1829. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  1830. // .. PULLUP_EN = 0x0
  1831. // .. ==> 0XF8000B58[11:11] = 0x00000000U
  1832. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  1833. // ..
  1834. EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
  1835. // .. reserved_DRIVE_P = 0x1c
  1836. // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
  1837. // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
  1838. // .. reserved_DRIVE_N = 0xc
  1839. // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
  1840. // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
  1841. // .. reserved_SLEW_P = 0x3
  1842. // .. ==> 0XF8000B5C[18:14] = 0x00000003U
  1843. // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U
  1844. // .. reserved_SLEW_N = 0x3
  1845. // .. ==> 0XF8000B5C[23:19] = 0x00000003U
  1846. // .. ==> MASK : 0x00F80000U VAL : 0x00180000U
  1847. // .. reserved_GTL = 0x0
  1848. // .. ==> 0XF8000B5C[26:24] = 0x00000000U
  1849. // .. ==> MASK : 0x07000000U VAL : 0x00000000U
  1850. // .. reserved_RTERM = 0x0
  1851. // .. ==> 0XF8000B5C[31:27] = 0x00000000U
  1852. // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
  1853. // ..
  1854. EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
  1855. // .. reserved_DRIVE_P = 0x1c
  1856. // .. ==> 0XF8000B60[6:0] = 0x0000001CU
  1857. // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
  1858. // .. reserved_DRIVE_N = 0xc
  1859. // .. ==> 0XF8000B60[13:7] = 0x0000000CU
  1860. // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
  1861. // .. reserved_SLEW_P = 0x6
  1862. // .. ==> 0XF8000B60[18:14] = 0x00000006U
  1863. // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
  1864. // .. reserved_SLEW_N = 0x1f
  1865. // .. ==> 0XF8000B60[23:19] = 0x0000001FU
  1866. // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
  1867. // .. reserved_GTL = 0x0
  1868. // .. ==> 0XF8000B60[26:24] = 0x00000000U
  1869. // .. ==> MASK : 0x07000000U VAL : 0x00000000U
  1870. // .. reserved_RTERM = 0x0
  1871. // .. ==> 0XF8000B60[31:27] = 0x00000000U
  1872. // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
  1873. // ..
  1874. EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
  1875. // .. reserved_DRIVE_P = 0x1c
  1876. // .. ==> 0XF8000B64[6:0] = 0x0000001CU
  1877. // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
  1878. // .. reserved_DRIVE_N = 0xc
  1879. // .. ==> 0XF8000B64[13:7] = 0x0000000CU
  1880. // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
  1881. // .. reserved_SLEW_P = 0x6
  1882. // .. ==> 0XF8000B64[18:14] = 0x00000006U
  1883. // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
  1884. // .. reserved_SLEW_N = 0x1f
  1885. // .. ==> 0XF8000B64[23:19] = 0x0000001FU
  1886. // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
  1887. // .. reserved_GTL = 0x0
  1888. // .. ==> 0XF8000B64[26:24] = 0x00000000U
  1889. // .. ==> MASK : 0x07000000U VAL : 0x00000000U
  1890. // .. reserved_RTERM = 0x0
  1891. // .. ==> 0XF8000B64[31:27] = 0x00000000U
  1892. // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
  1893. // ..
  1894. EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
  1895. // .. reserved_DRIVE_P = 0x1c
  1896. // .. ==> 0XF8000B68[6:0] = 0x0000001CU
  1897. // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
  1898. // .. reserved_DRIVE_N = 0xc
  1899. // .. ==> 0XF8000B68[13:7] = 0x0000000CU
  1900. // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
  1901. // .. reserved_SLEW_P = 0x6
  1902. // .. ==> 0XF8000B68[18:14] = 0x00000006U
  1903. // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
  1904. // .. reserved_SLEW_N = 0x1f
  1905. // .. ==> 0XF8000B68[23:19] = 0x0000001FU
  1906. // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
  1907. // .. reserved_GTL = 0x0
  1908. // .. ==> 0XF8000B68[26:24] = 0x00000000U
  1909. // .. ==> MASK : 0x07000000U VAL : 0x00000000U
  1910. // .. reserved_RTERM = 0x0
  1911. // .. ==> 0XF8000B68[31:27] = 0x00000000U
  1912. // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
  1913. // ..
  1914. EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
  1915. // .. VREF_INT_EN = 0x1
  1916. // .. ==> 0XF8000B6C[0:0] = 0x00000001U
  1917. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  1918. // .. VREF_SEL = 0x4
  1919. // .. ==> 0XF8000B6C[4:1] = 0x00000004U
  1920. // .. ==> MASK : 0x0000001EU VAL : 0x00000008U
  1921. // .. VREF_EXT_EN = 0x0
  1922. // .. ==> 0XF8000B6C[6:5] = 0x00000000U
  1923. // .. ==> MASK : 0x00000060U VAL : 0x00000000U
  1924. // .. reserved_VREF_PULLUP_EN = 0x0
  1925. // .. ==> 0XF8000B6C[8:7] = 0x00000000U
  1926. // .. ==> MASK : 0x00000180U VAL : 0x00000000U
  1927. // .. REFIO_EN = 0x1
  1928. // .. ==> 0XF8000B6C[9:9] = 0x00000001U
  1929. // .. ==> MASK : 0x00000200U VAL : 0x00000200U
  1930. // .. reserved_REFIO_TEST = 0x3
  1931. // .. ==> 0XF8000B6C[11:10] = 0x00000003U
  1932. // .. ==> MASK : 0x00000C00U VAL : 0x00000C00U
  1933. // .. reserved_REFIO_PULLUP_EN = 0x0
  1934. // .. ==> 0XF8000B6C[12:12] = 0x00000000U
  1935. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  1936. // .. reserved_DRST_B_PULLUP_EN = 0x0
  1937. // .. ==> 0XF8000B6C[13:13] = 0x00000000U
  1938. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  1939. // .. reserved_CKE_PULLUP_EN = 0x0
  1940. // .. ==> 0XF8000B6C[14:14] = 0x00000000U
  1941. // .. ==> MASK : 0x00004000U VAL : 0x00000000U
  1942. // ..
  1943. EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
  1944. // .. .. START: ASSERT RESET
  1945. // .. .. RESET = 1
  1946. // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
  1947. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  1948. // .. ..
  1949. EMIT_MASKWRITE(0XF8000B70, 0x00000001U ,0x00000001U),
  1950. // .. .. FINISH: ASSERT RESET
  1951. // .. .. START: DEASSERT RESET
  1952. // .. .. RESET = 0
  1953. // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
  1954. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  1955. // .. .. reserved_VRN_OUT = 0x1
  1956. // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
  1957. // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
  1958. // .. ..
  1959. EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
  1960. // .. .. FINISH: DEASSERT RESET
  1961. // .. .. RESET = 0x1
  1962. // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
  1963. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  1964. // .. .. ENABLE = 0x1
  1965. // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
  1966. // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
  1967. // .. .. reserved_VRP_TRI = 0x0
  1968. // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
  1969. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  1970. // .. .. reserved_VRN_TRI = 0x0
  1971. // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
  1972. // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
  1973. // .. .. reserved_VRP_OUT = 0x0
  1974. // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
  1975. // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  1976. // .. .. reserved_VRN_OUT = 0x1
  1977. // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
  1978. // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
  1979. // .. .. NREF_OPT1 = 0x0
  1980. // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
  1981. // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U
  1982. // .. .. NREF_OPT2 = 0x0
  1983. // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
  1984. // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U
  1985. // .. .. NREF_OPT4 = 0x1
  1986. // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
  1987. // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U
  1988. // .. .. PREF_OPT1 = 0x0
  1989. // .. .. ==> 0XF8000B70[15:14] = 0x00000000U
  1990. // .. .. ==> MASK : 0x0000C000U VAL : 0x00000000U
  1991. // .. .. PREF_OPT2 = 0x0
  1992. // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
  1993. // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U
  1994. // .. .. UPDATE_CONTROL = 0x0
  1995. // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
  1996. // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
  1997. // .. .. reserved_INIT_COMPLETE = 0x0
  1998. // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
  1999. // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
  2000. // .. .. reserved_TST_CLK = 0x0
  2001. // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
  2002. // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
  2003. // .. .. reserved_TST_HLN = 0x0
  2004. // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
  2005. // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
  2006. // .. .. reserved_TST_HLP = 0x0
  2007. // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
  2008. // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
  2009. // .. .. reserved_TST_RST = 0x0
  2010. // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
  2011. // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
  2012. // .. .. reserved_INT_DCI_EN = 0x0
  2013. // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
  2014. // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
  2015. // .. ..
  2016. EMIT_MASKWRITE(0XF8000B70, 0x07FEFFFFU ,0x00000823U),
  2017. // .. FINISH: DDRIOB SETTINGS
  2018. // .. START: MIO PROGRAMMING
  2019. // .. TRI_ENABLE = 0
  2020. // .. ==> 0XF8000700[0:0] = 0x00000000U
  2021. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2022. // .. L0_SEL = 0
  2023. // .. ==> 0XF8000700[1:1] = 0x00000000U
  2024. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  2025. // .. L1_SEL = 0
  2026. // .. ==> 0XF8000700[2:2] = 0x00000000U
  2027. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2028. // .. L2_SEL = 0
  2029. // .. ==> 0XF8000700[4:3] = 0x00000000U
  2030. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2031. // .. L3_SEL = 0
  2032. // .. ==> 0XF8000700[7:5] = 0x00000000U
  2033. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2034. // .. Speed = 0
  2035. // .. ==> 0XF8000700[8:8] = 0x00000000U
  2036. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2037. // .. IO_Type = 3
  2038. // .. ==> 0XF8000700[11:9] = 0x00000003U
  2039. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  2040. // .. PULLUP = 0
  2041. // .. ==> 0XF8000700[12:12] = 0x00000000U
  2042. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2043. // .. DisableRcvr = 0
  2044. // .. ==> 0XF8000700[13:13] = 0x00000000U
  2045. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2046. // ..
  2047. EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00000600U),
  2048. // .. TRI_ENABLE = 0
  2049. // .. ==> 0XF8000704[0:0] = 0x00000000U
  2050. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2051. // .. L0_SEL = 1
  2052. // .. ==> 0XF8000704[1:1] = 0x00000001U
  2053. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  2054. // .. L1_SEL = 0
  2055. // .. ==> 0XF8000704[2:2] = 0x00000000U
  2056. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2057. // .. L2_SEL = 0
  2058. // .. ==> 0XF8000704[4:3] = 0x00000000U
  2059. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2060. // .. L3_SEL = 0
  2061. // .. ==> 0XF8000704[7:5] = 0x00000000U
  2062. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2063. // .. Speed = 0
  2064. // .. ==> 0XF8000704[8:8] = 0x00000000U
  2065. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2066. // .. IO_Type = 3
  2067. // .. ==> 0XF8000704[11:9] = 0x00000003U
  2068. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  2069. // .. PULLUP = 0
  2070. // .. ==> 0XF8000704[12:12] = 0x00000000U
  2071. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2072. // .. DisableRcvr = 0
  2073. // .. ==> 0XF8000704[13:13] = 0x00000000U
  2074. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2075. // ..
  2076. EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00000602U),
  2077. // .. TRI_ENABLE = 0
  2078. // .. ==> 0XF8000708[0:0] = 0x00000000U
  2079. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2080. // .. L0_SEL = 1
  2081. // .. ==> 0XF8000708[1:1] = 0x00000001U
  2082. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  2083. // .. L1_SEL = 0
  2084. // .. ==> 0XF8000708[2:2] = 0x00000000U
  2085. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2086. // .. L2_SEL = 0
  2087. // .. ==> 0XF8000708[4:3] = 0x00000000U
  2088. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2089. // .. L3_SEL = 0
  2090. // .. ==> 0XF8000708[7:5] = 0x00000000U
  2091. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2092. // .. Speed = 0
  2093. // .. ==> 0XF8000708[8:8] = 0x00000000U
  2094. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2095. // .. IO_Type = 3
  2096. // .. ==> 0XF8000708[11:9] = 0x00000003U
  2097. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  2098. // .. PULLUP = 0
  2099. // .. ==> 0XF8000708[12:12] = 0x00000000U
  2100. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2101. // .. DisableRcvr = 0
  2102. // .. ==> 0XF8000708[13:13] = 0x00000000U
  2103. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2104. // ..
  2105. EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000602U),
  2106. // .. TRI_ENABLE = 0
  2107. // .. ==> 0XF800070C[0:0] = 0x00000000U
  2108. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2109. // .. L0_SEL = 1
  2110. // .. ==> 0XF800070C[1:1] = 0x00000001U
  2111. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  2112. // .. L1_SEL = 0
  2113. // .. ==> 0XF800070C[2:2] = 0x00000000U
  2114. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2115. // .. L2_SEL = 0
  2116. // .. ==> 0XF800070C[4:3] = 0x00000000U
  2117. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2118. // .. L3_SEL = 0
  2119. // .. ==> 0XF800070C[7:5] = 0x00000000U
  2120. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2121. // .. Speed = 0
  2122. // .. ==> 0XF800070C[8:8] = 0x00000000U
  2123. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2124. // .. IO_Type = 3
  2125. // .. ==> 0XF800070C[11:9] = 0x00000003U
  2126. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  2127. // .. PULLUP = 0
  2128. // .. ==> 0XF800070C[12:12] = 0x00000000U
  2129. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2130. // .. DisableRcvr = 0
  2131. // .. ==> 0XF800070C[13:13] = 0x00000000U
  2132. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2133. // ..
  2134. EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000602U),
  2135. // .. TRI_ENABLE = 0
  2136. // .. ==> 0XF8000710[0:0] = 0x00000000U
  2137. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2138. // .. L0_SEL = 1
  2139. // .. ==> 0XF8000710[1:1] = 0x00000001U
  2140. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  2141. // .. L1_SEL = 0
  2142. // .. ==> 0XF8000710[2:2] = 0x00000000U
  2143. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2144. // .. L2_SEL = 0
  2145. // .. ==> 0XF8000710[4:3] = 0x00000000U
  2146. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2147. // .. L3_SEL = 0
  2148. // .. ==> 0XF8000710[7:5] = 0x00000000U
  2149. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2150. // .. Speed = 0
  2151. // .. ==> 0XF8000710[8:8] = 0x00000000U
  2152. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2153. // .. IO_Type = 3
  2154. // .. ==> 0XF8000710[11:9] = 0x00000003U
  2155. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  2156. // .. PULLUP = 0
  2157. // .. ==> 0XF8000710[12:12] = 0x00000000U
  2158. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2159. // .. DisableRcvr = 0
  2160. // .. ==> 0XF8000710[13:13] = 0x00000000U
  2161. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2162. // ..
  2163. EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000602U),
  2164. // .. TRI_ENABLE = 0
  2165. // .. ==> 0XF8000714[0:0] = 0x00000000U
  2166. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2167. // .. L0_SEL = 1
  2168. // .. ==> 0XF8000714[1:1] = 0x00000001U
  2169. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  2170. // .. L1_SEL = 0
  2171. // .. ==> 0XF8000714[2:2] = 0x00000000U
  2172. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2173. // .. L2_SEL = 0
  2174. // .. ==> 0XF8000714[4:3] = 0x00000000U
  2175. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2176. // .. L3_SEL = 0
  2177. // .. ==> 0XF8000714[7:5] = 0x00000000U
  2178. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2179. // .. Speed = 0
  2180. // .. ==> 0XF8000714[8:8] = 0x00000000U
  2181. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2182. // .. IO_Type = 3
  2183. // .. ==> 0XF8000714[11:9] = 0x00000003U
  2184. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  2185. // .. PULLUP = 0
  2186. // .. ==> 0XF8000714[12:12] = 0x00000000U
  2187. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2188. // .. DisableRcvr = 0
  2189. // .. ==> 0XF8000714[13:13] = 0x00000000U
  2190. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2191. // ..
  2192. EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000602U),
  2193. // .. TRI_ENABLE = 0
  2194. // .. ==> 0XF8000718[0:0] = 0x00000000U
  2195. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2196. // .. L0_SEL = 1
  2197. // .. ==> 0XF8000718[1:1] = 0x00000001U
  2198. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  2199. // .. L1_SEL = 0
  2200. // .. ==> 0XF8000718[2:2] = 0x00000000U
  2201. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2202. // .. L2_SEL = 0
  2203. // .. ==> 0XF8000718[4:3] = 0x00000000U
  2204. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2205. // .. L3_SEL = 0
  2206. // .. ==> 0XF8000718[7:5] = 0x00000000U
  2207. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2208. // .. Speed = 0
  2209. // .. ==> 0XF8000718[8:8] = 0x00000000U
  2210. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2211. // .. IO_Type = 3
  2212. // .. ==> 0XF8000718[11:9] = 0x00000003U
  2213. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  2214. // .. PULLUP = 0
  2215. // .. ==> 0XF8000718[12:12] = 0x00000000U
  2216. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2217. // .. DisableRcvr = 0
  2218. // .. ==> 0XF8000718[13:13] = 0x00000000U
  2219. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2220. // ..
  2221. EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000602U),
  2222. // .. TRI_ENABLE = 0
  2223. // .. ==> 0XF800071C[0:0] = 0x00000000U
  2224. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2225. // .. L0_SEL = 0
  2226. // .. ==> 0XF800071C[1:1] = 0x00000000U
  2227. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  2228. // .. L1_SEL = 0
  2229. // .. ==> 0XF800071C[2:2] = 0x00000000U
  2230. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2231. // .. L2_SEL = 0
  2232. // .. ==> 0XF800071C[4:3] = 0x00000000U
  2233. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2234. // .. L3_SEL = 0
  2235. // .. ==> 0XF800071C[7:5] = 0x00000000U
  2236. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2237. // .. Speed = 0
  2238. // .. ==> 0XF800071C[8:8] = 0x00000000U
  2239. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2240. // .. IO_Type = 3
  2241. // .. ==> 0XF800071C[11:9] = 0x00000003U
  2242. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  2243. // .. PULLUP = 0
  2244. // .. ==> 0XF800071C[12:12] = 0x00000000U
  2245. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2246. // .. DisableRcvr = 0
  2247. // .. ==> 0XF800071C[13:13] = 0x00000000U
  2248. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2249. // ..
  2250. EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000600U),
  2251. // .. TRI_ENABLE = 0
  2252. // .. ==> 0XF8000720[0:0] = 0x00000000U
  2253. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2254. // .. L0_SEL = 1
  2255. // .. ==> 0XF8000720[1:1] = 0x00000001U
  2256. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  2257. // .. L1_SEL = 0
  2258. // .. ==> 0XF8000720[2:2] = 0x00000000U
  2259. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2260. // .. L2_SEL = 0
  2261. // .. ==> 0XF8000720[4:3] = 0x00000000U
  2262. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2263. // .. L3_SEL = 0
  2264. // .. ==> 0XF8000720[7:5] = 0x00000000U
  2265. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2266. // .. Speed = 0
  2267. // .. ==> 0XF8000720[8:8] = 0x00000000U
  2268. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2269. // .. IO_Type = 3
  2270. // .. ==> 0XF8000720[11:9] = 0x00000003U
  2271. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  2272. // .. PULLUP = 0
  2273. // .. ==> 0XF8000720[12:12] = 0x00000000U
  2274. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2275. // .. DisableRcvr = 0
  2276. // .. ==> 0XF8000720[13:13] = 0x00000000U
  2277. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2278. // ..
  2279. EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000602U),
  2280. // .. TRI_ENABLE = 0
  2281. // .. ==> 0XF8000724[0:0] = 0x00000000U
  2282. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2283. // .. L0_SEL = 0
  2284. // .. ==> 0XF8000724[1:1] = 0x00000000U
  2285. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  2286. // .. L1_SEL = 0
  2287. // .. ==> 0XF8000724[2:2] = 0x00000000U
  2288. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2289. // .. L2_SEL = 0
  2290. // .. ==> 0XF8000724[4:3] = 0x00000000U
  2291. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2292. // .. L3_SEL = 0
  2293. // .. ==> 0XF8000724[7:5] = 0x00000000U
  2294. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2295. // .. Speed = 0
  2296. // .. ==> 0XF8000724[8:8] = 0x00000000U
  2297. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2298. // .. IO_Type = 3
  2299. // .. ==> 0XF8000724[11:9] = 0x00000003U
  2300. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  2301. // .. PULLUP = 0
  2302. // .. ==> 0XF8000724[12:12] = 0x00000000U
  2303. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2304. // .. DisableRcvr = 0
  2305. // .. ==> 0XF8000724[13:13] = 0x00000000U
  2306. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2307. // ..
  2308. EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00000600U),
  2309. // .. TRI_ENABLE = 0
  2310. // .. ==> 0XF8000728[0:0] = 0x00000000U
  2311. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2312. // .. L0_SEL = 0
  2313. // .. ==> 0XF8000728[1:1] = 0x00000000U
  2314. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  2315. // .. L1_SEL = 0
  2316. // .. ==> 0XF8000728[2:2] = 0x00000000U
  2317. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2318. // .. L2_SEL = 0
  2319. // .. ==> 0XF8000728[4:3] = 0x00000000U
  2320. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2321. // .. L3_SEL = 0
  2322. // .. ==> 0XF8000728[7:5] = 0x00000000U
  2323. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2324. // .. Speed = 0
  2325. // .. ==> 0XF8000728[8:8] = 0x00000000U
  2326. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2327. // .. IO_Type = 3
  2328. // .. ==> 0XF8000728[11:9] = 0x00000003U
  2329. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  2330. // .. PULLUP = 0
  2331. // .. ==> 0XF8000728[12:12] = 0x00000000U
  2332. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2333. // .. DisableRcvr = 0
  2334. // .. ==> 0XF8000728[13:13] = 0x00000000U
  2335. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2336. // ..
  2337. EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00000600U),
  2338. // .. TRI_ENABLE = 0
  2339. // .. ==> 0XF800072C[0:0] = 0x00000000U
  2340. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2341. // .. L0_SEL = 0
  2342. // .. ==> 0XF800072C[1:1] = 0x00000000U
  2343. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  2344. // .. L1_SEL = 0
  2345. // .. ==> 0XF800072C[2:2] = 0x00000000U
  2346. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2347. // .. L2_SEL = 0
  2348. // .. ==> 0XF800072C[4:3] = 0x00000000U
  2349. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2350. // .. L3_SEL = 0
  2351. // .. ==> 0XF800072C[7:5] = 0x00000000U
  2352. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2353. // .. Speed = 0
  2354. // .. ==> 0XF800072C[8:8] = 0x00000000U
  2355. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2356. // .. IO_Type = 3
  2357. // .. ==> 0XF800072C[11:9] = 0x00000003U
  2358. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  2359. // .. PULLUP = 0
  2360. // .. ==> 0XF800072C[12:12] = 0x00000000U
  2361. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2362. // .. DisableRcvr = 0
  2363. // .. ==> 0XF800072C[13:13] = 0x00000000U
  2364. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2365. // ..
  2366. EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00000600U),
  2367. // .. TRI_ENABLE = 0
  2368. // .. ==> 0XF8000730[0:0] = 0x00000000U
  2369. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2370. // .. L0_SEL = 0
  2371. // .. ==> 0XF8000730[1:1] = 0x00000000U
  2372. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  2373. // .. L1_SEL = 0
  2374. // .. ==> 0XF8000730[2:2] = 0x00000000U
  2375. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2376. // .. L2_SEL = 0
  2377. // .. ==> 0XF8000730[4:3] = 0x00000000U
  2378. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2379. // .. L3_SEL = 0
  2380. // .. ==> 0XF8000730[7:5] = 0x00000000U
  2381. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2382. // .. Speed = 0
  2383. // .. ==> 0XF8000730[8:8] = 0x00000000U
  2384. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2385. // .. IO_Type = 3
  2386. // .. ==> 0XF8000730[11:9] = 0x00000003U
  2387. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  2388. // .. PULLUP = 0
  2389. // .. ==> 0XF8000730[12:12] = 0x00000000U
  2390. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2391. // .. DisableRcvr = 0
  2392. // .. ==> 0XF8000730[13:13] = 0x00000000U
  2393. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2394. // ..
  2395. EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00000600U),
  2396. // .. TRI_ENABLE = 0
  2397. // .. ==> 0XF8000734[0:0] = 0x00000000U
  2398. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2399. // .. L0_SEL = 0
  2400. // .. ==> 0XF8000734[1:1] = 0x00000000U
  2401. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  2402. // .. L1_SEL = 0
  2403. // .. ==> 0XF8000734[2:2] = 0x00000000U
  2404. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2405. // .. L2_SEL = 0
  2406. // .. ==> 0XF8000734[4:3] = 0x00000000U
  2407. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2408. // .. L3_SEL = 0
  2409. // .. ==> 0XF8000734[7:5] = 0x00000000U
  2410. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2411. // .. Speed = 0
  2412. // .. ==> 0XF8000734[8:8] = 0x00000000U
  2413. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2414. // .. IO_Type = 3
  2415. // .. ==> 0XF8000734[11:9] = 0x00000003U
  2416. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  2417. // .. PULLUP = 0
  2418. // .. ==> 0XF8000734[12:12] = 0x00000000U
  2419. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2420. // .. DisableRcvr = 0
  2421. // .. ==> 0XF8000734[13:13] = 0x00000000U
  2422. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2423. // ..
  2424. EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00000600U),
  2425. // .. TRI_ENABLE = 0
  2426. // .. ==> 0XF8000738[0:0] = 0x00000000U
  2427. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2428. // .. L0_SEL = 0
  2429. // .. ==> 0XF8000738[1:1] = 0x00000000U
  2430. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  2431. // .. L1_SEL = 0
  2432. // .. ==> 0XF8000738[2:2] = 0x00000000U
  2433. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2434. // .. L2_SEL = 0
  2435. // .. ==> 0XF8000738[4:3] = 0x00000000U
  2436. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2437. // .. L3_SEL = 0
  2438. // .. ==> 0XF8000738[7:5] = 0x00000000U
  2439. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2440. // .. Speed = 0
  2441. // .. ==> 0XF8000738[8:8] = 0x00000000U
  2442. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2443. // .. IO_Type = 3
  2444. // .. ==> 0XF8000738[11:9] = 0x00000003U
  2445. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  2446. // .. PULLUP = 0
  2447. // .. ==> 0XF8000738[12:12] = 0x00000000U
  2448. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2449. // .. DisableRcvr = 0
  2450. // .. ==> 0XF8000738[13:13] = 0x00000000U
  2451. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2452. // ..
  2453. EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00000600U),
  2454. // .. TRI_ENABLE = 0
  2455. // .. ==> 0XF800073C[0:0] = 0x00000000U
  2456. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2457. // .. L0_SEL = 0
  2458. // .. ==> 0XF800073C[1:1] = 0x00000000U
  2459. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  2460. // .. L1_SEL = 0
  2461. // .. ==> 0XF800073C[2:2] = 0x00000000U
  2462. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2463. // .. L2_SEL = 0
  2464. // .. ==> 0XF800073C[4:3] = 0x00000000U
  2465. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2466. // .. L3_SEL = 0
  2467. // .. ==> 0XF800073C[7:5] = 0x00000000U
  2468. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2469. // .. Speed = 0
  2470. // .. ==> 0XF800073C[8:8] = 0x00000000U
  2471. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2472. // .. IO_Type = 3
  2473. // .. ==> 0XF800073C[11:9] = 0x00000003U
  2474. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  2475. // .. PULLUP = 0
  2476. // .. ==> 0XF800073C[12:12] = 0x00000000U
  2477. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2478. // .. DisableRcvr = 0
  2479. // .. ==> 0XF800073C[13:13] = 0x00000000U
  2480. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2481. // ..
  2482. EMIT_MASKWRITE(0XF800073C, 0x00003FFFU ,0x00000600U),
  2483. // .. TRI_ENABLE = 0
  2484. // .. ==> 0XF8000740[0:0] = 0x00000000U
  2485. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2486. // .. L0_SEL = 1
  2487. // .. ==> 0XF8000740[1:1] = 0x00000001U
  2488. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  2489. // .. L1_SEL = 0
  2490. // .. ==> 0XF8000740[2:2] = 0x00000000U
  2491. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2492. // .. L2_SEL = 0
  2493. // .. ==> 0XF8000740[4:3] = 0x00000000U
  2494. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2495. // .. L3_SEL = 0
  2496. // .. ==> 0XF8000740[7:5] = 0x00000000U
  2497. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2498. // .. Speed = 0
  2499. // .. ==> 0XF8000740[8:8] = 0x00000000U
  2500. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2501. // .. IO_Type = 1
  2502. // .. ==> 0XF8000740[11:9] = 0x00000001U
  2503. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  2504. // .. PULLUP = 0
  2505. // .. ==> 0XF8000740[12:12] = 0x00000000U
  2506. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2507. // .. DisableRcvr = 0
  2508. // .. ==> 0XF8000740[13:13] = 0x00000000U
  2509. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2510. // ..
  2511. EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00000202U),
  2512. // .. TRI_ENABLE = 0
  2513. // .. ==> 0XF8000744[0:0] = 0x00000000U
  2514. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2515. // .. L0_SEL = 1
  2516. // .. ==> 0XF8000744[1:1] = 0x00000001U
  2517. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  2518. // .. L1_SEL = 0
  2519. // .. ==> 0XF8000744[2:2] = 0x00000000U
  2520. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2521. // .. L2_SEL = 0
  2522. // .. ==> 0XF8000744[4:3] = 0x00000000U
  2523. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2524. // .. L3_SEL = 0
  2525. // .. ==> 0XF8000744[7:5] = 0x00000000U
  2526. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2527. // .. Speed = 0
  2528. // .. ==> 0XF8000744[8:8] = 0x00000000U
  2529. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2530. // .. IO_Type = 1
  2531. // .. ==> 0XF8000744[11:9] = 0x00000001U
  2532. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  2533. // .. PULLUP = 0
  2534. // .. ==> 0XF8000744[12:12] = 0x00000000U
  2535. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2536. // .. DisableRcvr = 0
  2537. // .. ==> 0XF8000744[13:13] = 0x00000000U
  2538. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2539. // ..
  2540. EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00000202U),
  2541. // .. TRI_ENABLE = 0
  2542. // .. ==> 0XF8000748[0:0] = 0x00000000U
  2543. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2544. // .. L0_SEL = 1
  2545. // .. ==> 0XF8000748[1:1] = 0x00000001U
  2546. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  2547. // .. L1_SEL = 0
  2548. // .. ==> 0XF8000748[2:2] = 0x00000000U
  2549. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2550. // .. L2_SEL = 0
  2551. // .. ==> 0XF8000748[4:3] = 0x00000000U
  2552. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2553. // .. L3_SEL = 0
  2554. // .. ==> 0XF8000748[7:5] = 0x00000000U
  2555. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2556. // .. Speed = 0
  2557. // .. ==> 0XF8000748[8:8] = 0x00000000U
  2558. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2559. // .. IO_Type = 1
  2560. // .. ==> 0XF8000748[11:9] = 0x00000001U
  2561. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  2562. // .. PULLUP = 0
  2563. // .. ==> 0XF8000748[12:12] = 0x00000000U
  2564. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2565. // .. DisableRcvr = 0
  2566. // .. ==> 0XF8000748[13:13] = 0x00000000U
  2567. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2568. // ..
  2569. EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00000202U),
  2570. // .. TRI_ENABLE = 0
  2571. // .. ==> 0XF800074C[0:0] = 0x00000000U
  2572. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2573. // .. L0_SEL = 1
  2574. // .. ==> 0XF800074C[1:1] = 0x00000001U
  2575. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  2576. // .. L1_SEL = 0
  2577. // .. ==> 0XF800074C[2:2] = 0x00000000U
  2578. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2579. // .. L2_SEL = 0
  2580. // .. ==> 0XF800074C[4:3] = 0x00000000U
  2581. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2582. // .. L3_SEL = 0
  2583. // .. ==> 0XF800074C[7:5] = 0x00000000U
  2584. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2585. // .. Speed = 0
  2586. // .. ==> 0XF800074C[8:8] = 0x00000000U
  2587. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2588. // .. IO_Type = 1
  2589. // .. ==> 0XF800074C[11:9] = 0x00000001U
  2590. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  2591. // .. PULLUP = 0
  2592. // .. ==> 0XF800074C[12:12] = 0x00000000U
  2593. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2594. // .. DisableRcvr = 0
  2595. // .. ==> 0XF800074C[13:13] = 0x00000000U
  2596. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2597. // ..
  2598. EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00000202U),
  2599. // .. TRI_ENABLE = 0
  2600. // .. ==> 0XF8000750[0:0] = 0x00000000U
  2601. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2602. // .. L0_SEL = 1
  2603. // .. ==> 0XF8000750[1:1] = 0x00000001U
  2604. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  2605. // .. L1_SEL = 0
  2606. // .. ==> 0XF8000750[2:2] = 0x00000000U
  2607. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2608. // .. L2_SEL = 0
  2609. // .. ==> 0XF8000750[4:3] = 0x00000000U
  2610. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2611. // .. L3_SEL = 0
  2612. // .. ==> 0XF8000750[7:5] = 0x00000000U
  2613. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2614. // .. Speed = 0
  2615. // .. ==> 0XF8000750[8:8] = 0x00000000U
  2616. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2617. // .. IO_Type = 1
  2618. // .. ==> 0XF8000750[11:9] = 0x00000001U
  2619. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  2620. // .. PULLUP = 0
  2621. // .. ==> 0XF8000750[12:12] = 0x00000000U
  2622. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2623. // .. DisableRcvr = 0
  2624. // .. ==> 0XF8000750[13:13] = 0x00000000U
  2625. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2626. // ..
  2627. EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00000202U),
  2628. // .. TRI_ENABLE = 0
  2629. // .. ==> 0XF8000754[0:0] = 0x00000000U
  2630. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2631. // .. L0_SEL = 1
  2632. // .. ==> 0XF8000754[1:1] = 0x00000001U
  2633. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  2634. // .. L1_SEL = 0
  2635. // .. ==> 0XF8000754[2:2] = 0x00000000U
  2636. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2637. // .. L2_SEL = 0
  2638. // .. ==> 0XF8000754[4:3] = 0x00000000U
  2639. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2640. // .. L3_SEL = 0
  2641. // .. ==> 0XF8000754[7:5] = 0x00000000U
  2642. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2643. // .. Speed = 0
  2644. // .. ==> 0XF8000754[8:8] = 0x00000000U
  2645. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2646. // .. IO_Type = 1
  2647. // .. ==> 0XF8000754[11:9] = 0x00000001U
  2648. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  2649. // .. PULLUP = 0
  2650. // .. ==> 0XF8000754[12:12] = 0x00000000U
  2651. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2652. // .. DisableRcvr = 0
  2653. // .. ==> 0XF8000754[13:13] = 0x00000000U
  2654. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2655. // ..
  2656. EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00000202U),
  2657. // .. TRI_ENABLE = 1
  2658. // .. ==> 0XF8000758[0:0] = 0x00000001U
  2659. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  2660. // .. L0_SEL = 1
  2661. // .. ==> 0XF8000758[1:1] = 0x00000001U
  2662. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  2663. // .. L1_SEL = 0
  2664. // .. ==> 0XF8000758[2:2] = 0x00000000U
  2665. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2666. // .. L2_SEL = 0
  2667. // .. ==> 0XF8000758[4:3] = 0x00000000U
  2668. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2669. // .. L3_SEL = 0
  2670. // .. ==> 0XF8000758[7:5] = 0x00000000U
  2671. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2672. // .. Speed = 0
  2673. // .. ==> 0XF8000758[8:8] = 0x00000000U
  2674. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2675. // .. IO_Type = 1
  2676. // .. ==> 0XF8000758[11:9] = 0x00000001U
  2677. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  2678. // .. PULLUP = 0
  2679. // .. ==> 0XF8000758[12:12] = 0x00000000U
  2680. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2681. // .. DisableRcvr = 0
  2682. // .. ==> 0XF8000758[13:13] = 0x00000000U
  2683. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2684. // ..
  2685. EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000203U),
  2686. // .. TRI_ENABLE = 1
  2687. // .. ==> 0XF800075C[0:0] = 0x00000001U
  2688. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  2689. // .. L0_SEL = 1
  2690. // .. ==> 0XF800075C[1:1] = 0x00000001U
  2691. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  2692. // .. L1_SEL = 0
  2693. // .. ==> 0XF800075C[2:2] = 0x00000000U
  2694. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2695. // .. L2_SEL = 0
  2696. // .. ==> 0XF800075C[4:3] = 0x00000000U
  2697. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2698. // .. L3_SEL = 0
  2699. // .. ==> 0XF800075C[7:5] = 0x00000000U
  2700. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2701. // .. Speed = 0
  2702. // .. ==> 0XF800075C[8:8] = 0x00000000U
  2703. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2704. // .. IO_Type = 1
  2705. // .. ==> 0XF800075C[11:9] = 0x00000001U
  2706. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  2707. // .. PULLUP = 0
  2708. // .. ==> 0XF800075C[12:12] = 0x00000000U
  2709. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2710. // .. DisableRcvr = 0
  2711. // .. ==> 0XF800075C[13:13] = 0x00000000U
  2712. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2713. // ..
  2714. EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000203U),
  2715. // .. TRI_ENABLE = 1
  2716. // .. ==> 0XF8000760[0:0] = 0x00000001U
  2717. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  2718. // .. L0_SEL = 1
  2719. // .. ==> 0XF8000760[1:1] = 0x00000001U
  2720. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  2721. // .. L1_SEL = 0
  2722. // .. ==> 0XF8000760[2:2] = 0x00000000U
  2723. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2724. // .. L2_SEL = 0
  2725. // .. ==> 0XF8000760[4:3] = 0x00000000U
  2726. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2727. // .. L3_SEL = 0
  2728. // .. ==> 0XF8000760[7:5] = 0x00000000U
  2729. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2730. // .. Speed = 0
  2731. // .. ==> 0XF8000760[8:8] = 0x00000000U
  2732. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2733. // .. IO_Type = 1
  2734. // .. ==> 0XF8000760[11:9] = 0x00000001U
  2735. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  2736. // .. PULLUP = 0
  2737. // .. ==> 0XF8000760[12:12] = 0x00000000U
  2738. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2739. // .. DisableRcvr = 0
  2740. // .. ==> 0XF8000760[13:13] = 0x00000000U
  2741. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2742. // ..
  2743. EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000203U),
  2744. // .. TRI_ENABLE = 1
  2745. // .. ==> 0XF8000764[0:0] = 0x00000001U
  2746. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  2747. // .. L0_SEL = 1
  2748. // .. ==> 0XF8000764[1:1] = 0x00000001U
  2749. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  2750. // .. L1_SEL = 0
  2751. // .. ==> 0XF8000764[2:2] = 0x00000000U
  2752. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2753. // .. L2_SEL = 0
  2754. // .. ==> 0XF8000764[4:3] = 0x00000000U
  2755. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2756. // .. L3_SEL = 0
  2757. // .. ==> 0XF8000764[7:5] = 0x00000000U
  2758. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2759. // .. Speed = 0
  2760. // .. ==> 0XF8000764[8:8] = 0x00000000U
  2761. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2762. // .. IO_Type = 1
  2763. // .. ==> 0XF8000764[11:9] = 0x00000001U
  2764. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  2765. // .. PULLUP = 0
  2766. // .. ==> 0XF8000764[12:12] = 0x00000000U
  2767. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2768. // .. DisableRcvr = 0
  2769. // .. ==> 0XF8000764[13:13] = 0x00000000U
  2770. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2771. // ..
  2772. EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000203U),
  2773. // .. TRI_ENABLE = 1
  2774. // .. ==> 0XF8000768[0:0] = 0x00000001U
  2775. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  2776. // .. L0_SEL = 1
  2777. // .. ==> 0XF8000768[1:1] = 0x00000001U
  2778. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  2779. // .. L1_SEL = 0
  2780. // .. ==> 0XF8000768[2:2] = 0x00000000U
  2781. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2782. // .. L2_SEL = 0
  2783. // .. ==> 0XF8000768[4:3] = 0x00000000U
  2784. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2785. // .. L3_SEL = 0
  2786. // .. ==> 0XF8000768[7:5] = 0x00000000U
  2787. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2788. // .. Speed = 0
  2789. // .. ==> 0XF8000768[8:8] = 0x00000000U
  2790. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2791. // .. IO_Type = 1
  2792. // .. ==> 0XF8000768[11:9] = 0x00000001U
  2793. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  2794. // .. PULLUP = 0
  2795. // .. ==> 0XF8000768[12:12] = 0x00000000U
  2796. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2797. // .. DisableRcvr = 0
  2798. // .. ==> 0XF8000768[13:13] = 0x00000000U
  2799. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2800. // ..
  2801. EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000203U),
  2802. // .. TRI_ENABLE = 1
  2803. // .. ==> 0XF800076C[0:0] = 0x00000001U
  2804. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  2805. // .. L0_SEL = 1
  2806. // .. ==> 0XF800076C[1:1] = 0x00000001U
  2807. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  2808. // .. L1_SEL = 0
  2809. // .. ==> 0XF800076C[2:2] = 0x00000000U
  2810. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  2811. // .. L2_SEL = 0
  2812. // .. ==> 0XF800076C[4:3] = 0x00000000U
  2813. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2814. // .. L3_SEL = 0
  2815. // .. ==> 0XF800076C[7:5] = 0x00000000U
  2816. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2817. // .. Speed = 0
  2818. // .. ==> 0XF800076C[8:8] = 0x00000000U
  2819. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2820. // .. IO_Type = 1
  2821. // .. ==> 0XF800076C[11:9] = 0x00000001U
  2822. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  2823. // .. PULLUP = 0
  2824. // .. ==> 0XF800076C[12:12] = 0x00000000U
  2825. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2826. // .. DisableRcvr = 0
  2827. // .. ==> 0XF800076C[13:13] = 0x00000000U
  2828. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2829. // ..
  2830. EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000203U),
  2831. // .. TRI_ENABLE = 0
  2832. // .. ==> 0XF8000770[0:0] = 0x00000000U
  2833. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2834. // .. L0_SEL = 0
  2835. // .. ==> 0XF8000770[1:1] = 0x00000000U
  2836. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  2837. // .. L1_SEL = 1
  2838. // .. ==> 0XF8000770[2:2] = 0x00000001U
  2839. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  2840. // .. L2_SEL = 0
  2841. // .. ==> 0XF8000770[4:3] = 0x00000000U
  2842. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2843. // .. L3_SEL = 0
  2844. // .. ==> 0XF8000770[7:5] = 0x00000000U
  2845. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2846. // .. Speed = 0
  2847. // .. ==> 0XF8000770[8:8] = 0x00000000U
  2848. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2849. // .. IO_Type = 1
  2850. // .. ==> 0XF8000770[11:9] = 0x00000001U
  2851. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  2852. // .. PULLUP = 0
  2853. // .. ==> 0XF8000770[12:12] = 0x00000000U
  2854. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2855. // .. DisableRcvr = 0
  2856. // .. ==> 0XF8000770[13:13] = 0x00000000U
  2857. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2858. // ..
  2859. EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
  2860. // .. TRI_ENABLE = 1
  2861. // .. ==> 0XF8000774[0:0] = 0x00000001U
  2862. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  2863. // .. L0_SEL = 0
  2864. // .. ==> 0XF8000774[1:1] = 0x00000000U
  2865. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  2866. // .. L1_SEL = 1
  2867. // .. ==> 0XF8000774[2:2] = 0x00000001U
  2868. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  2869. // .. L2_SEL = 0
  2870. // .. ==> 0XF8000774[4:3] = 0x00000000U
  2871. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2872. // .. L3_SEL = 0
  2873. // .. ==> 0XF8000774[7:5] = 0x00000000U
  2874. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2875. // .. Speed = 0
  2876. // .. ==> 0XF8000774[8:8] = 0x00000000U
  2877. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2878. // .. IO_Type = 1
  2879. // .. ==> 0XF8000774[11:9] = 0x00000001U
  2880. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  2881. // .. PULLUP = 0
  2882. // .. ==> 0XF8000774[12:12] = 0x00000000U
  2883. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2884. // .. DisableRcvr = 0
  2885. // .. ==> 0XF8000774[13:13] = 0x00000000U
  2886. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2887. // ..
  2888. EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
  2889. // .. TRI_ENABLE = 0
  2890. // .. ==> 0XF8000778[0:0] = 0x00000000U
  2891. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2892. // .. L0_SEL = 0
  2893. // .. ==> 0XF8000778[1:1] = 0x00000000U
  2894. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  2895. // .. L1_SEL = 1
  2896. // .. ==> 0XF8000778[2:2] = 0x00000001U
  2897. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  2898. // .. L2_SEL = 0
  2899. // .. ==> 0XF8000778[4:3] = 0x00000000U
  2900. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2901. // .. L3_SEL = 0
  2902. // .. ==> 0XF8000778[7:5] = 0x00000000U
  2903. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2904. // .. Speed = 0
  2905. // .. ==> 0XF8000778[8:8] = 0x00000000U
  2906. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2907. // .. IO_Type = 1
  2908. // .. ==> 0XF8000778[11:9] = 0x00000001U
  2909. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  2910. // .. PULLUP = 0
  2911. // .. ==> 0XF8000778[12:12] = 0x00000000U
  2912. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2913. // .. DisableRcvr = 0
  2914. // .. ==> 0XF8000778[13:13] = 0x00000000U
  2915. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2916. // ..
  2917. EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
  2918. // .. TRI_ENABLE = 1
  2919. // .. ==> 0XF800077C[0:0] = 0x00000001U
  2920. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  2921. // .. L0_SEL = 0
  2922. // .. ==> 0XF800077C[1:1] = 0x00000000U
  2923. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  2924. // .. L1_SEL = 1
  2925. // .. ==> 0XF800077C[2:2] = 0x00000001U
  2926. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  2927. // .. L2_SEL = 0
  2928. // .. ==> 0XF800077C[4:3] = 0x00000000U
  2929. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2930. // .. L3_SEL = 0
  2931. // .. ==> 0XF800077C[7:5] = 0x00000000U
  2932. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2933. // .. Speed = 0
  2934. // .. ==> 0XF800077C[8:8] = 0x00000000U
  2935. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2936. // .. IO_Type = 1
  2937. // .. ==> 0XF800077C[11:9] = 0x00000001U
  2938. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  2939. // .. PULLUP = 0
  2940. // .. ==> 0XF800077C[12:12] = 0x00000000U
  2941. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2942. // .. DisableRcvr = 0
  2943. // .. ==> 0XF800077C[13:13] = 0x00000000U
  2944. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2945. // ..
  2946. EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
  2947. // .. TRI_ENABLE = 0
  2948. // .. ==> 0XF8000780[0:0] = 0x00000000U
  2949. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2950. // .. L0_SEL = 0
  2951. // .. ==> 0XF8000780[1:1] = 0x00000000U
  2952. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  2953. // .. L1_SEL = 1
  2954. // .. ==> 0XF8000780[2:2] = 0x00000001U
  2955. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  2956. // .. L2_SEL = 0
  2957. // .. ==> 0XF8000780[4:3] = 0x00000000U
  2958. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2959. // .. L3_SEL = 0
  2960. // .. ==> 0XF8000780[7:5] = 0x00000000U
  2961. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2962. // .. Speed = 0
  2963. // .. ==> 0XF8000780[8:8] = 0x00000000U
  2964. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2965. // .. IO_Type = 1
  2966. // .. ==> 0XF8000780[11:9] = 0x00000001U
  2967. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  2968. // .. PULLUP = 0
  2969. // .. ==> 0XF8000780[12:12] = 0x00000000U
  2970. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  2971. // .. DisableRcvr = 0
  2972. // .. ==> 0XF8000780[13:13] = 0x00000000U
  2973. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  2974. // ..
  2975. EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
  2976. // .. TRI_ENABLE = 0
  2977. // .. ==> 0XF8000784[0:0] = 0x00000000U
  2978. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  2979. // .. L0_SEL = 0
  2980. // .. ==> 0XF8000784[1:1] = 0x00000000U
  2981. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  2982. // .. L1_SEL = 1
  2983. // .. ==> 0XF8000784[2:2] = 0x00000001U
  2984. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  2985. // .. L2_SEL = 0
  2986. // .. ==> 0XF8000784[4:3] = 0x00000000U
  2987. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  2988. // .. L3_SEL = 0
  2989. // .. ==> 0XF8000784[7:5] = 0x00000000U
  2990. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  2991. // .. Speed = 0
  2992. // .. ==> 0XF8000784[8:8] = 0x00000000U
  2993. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  2994. // .. IO_Type = 1
  2995. // .. ==> 0XF8000784[11:9] = 0x00000001U
  2996. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  2997. // .. PULLUP = 0
  2998. // .. ==> 0XF8000784[12:12] = 0x00000000U
  2999. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3000. // .. DisableRcvr = 0
  3001. // .. ==> 0XF8000784[13:13] = 0x00000000U
  3002. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3003. // ..
  3004. EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
  3005. // .. TRI_ENABLE = 0
  3006. // .. ==> 0XF8000788[0:0] = 0x00000000U
  3007. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  3008. // .. L0_SEL = 0
  3009. // .. ==> 0XF8000788[1:1] = 0x00000000U
  3010. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  3011. // .. L1_SEL = 1
  3012. // .. ==> 0XF8000788[2:2] = 0x00000001U
  3013. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  3014. // .. L2_SEL = 0
  3015. // .. ==> 0XF8000788[4:3] = 0x00000000U
  3016. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  3017. // .. L3_SEL = 0
  3018. // .. ==> 0XF8000788[7:5] = 0x00000000U
  3019. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  3020. // .. Speed = 0
  3021. // .. ==> 0XF8000788[8:8] = 0x00000000U
  3022. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3023. // .. IO_Type = 1
  3024. // .. ==> 0XF8000788[11:9] = 0x00000001U
  3025. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3026. // .. PULLUP = 0
  3027. // .. ==> 0XF8000788[12:12] = 0x00000000U
  3028. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3029. // .. DisableRcvr = 0
  3030. // .. ==> 0XF8000788[13:13] = 0x00000000U
  3031. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3032. // ..
  3033. EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
  3034. // .. TRI_ENABLE = 0
  3035. // .. ==> 0XF800078C[0:0] = 0x00000000U
  3036. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  3037. // .. L0_SEL = 0
  3038. // .. ==> 0XF800078C[1:1] = 0x00000000U
  3039. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  3040. // .. L1_SEL = 1
  3041. // .. ==> 0XF800078C[2:2] = 0x00000001U
  3042. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  3043. // .. L2_SEL = 0
  3044. // .. ==> 0XF800078C[4:3] = 0x00000000U
  3045. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  3046. // .. L3_SEL = 0
  3047. // .. ==> 0XF800078C[7:5] = 0x00000000U
  3048. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  3049. // .. Speed = 0
  3050. // .. ==> 0XF800078C[8:8] = 0x00000000U
  3051. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3052. // .. IO_Type = 1
  3053. // .. ==> 0XF800078C[11:9] = 0x00000001U
  3054. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3055. // .. PULLUP = 0
  3056. // .. ==> 0XF800078C[12:12] = 0x00000000U
  3057. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3058. // .. DisableRcvr = 0
  3059. // .. ==> 0XF800078C[13:13] = 0x00000000U
  3060. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3061. // ..
  3062. EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
  3063. // .. TRI_ENABLE = 1
  3064. // .. ==> 0XF8000790[0:0] = 0x00000001U
  3065. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  3066. // .. L0_SEL = 0
  3067. // .. ==> 0XF8000790[1:1] = 0x00000000U
  3068. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  3069. // .. L1_SEL = 1
  3070. // .. ==> 0XF8000790[2:2] = 0x00000001U
  3071. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  3072. // .. L2_SEL = 0
  3073. // .. ==> 0XF8000790[4:3] = 0x00000000U
  3074. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  3075. // .. L3_SEL = 0
  3076. // .. ==> 0XF8000790[7:5] = 0x00000000U
  3077. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  3078. // .. Speed = 0
  3079. // .. ==> 0XF8000790[8:8] = 0x00000000U
  3080. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3081. // .. IO_Type = 1
  3082. // .. ==> 0XF8000790[11:9] = 0x00000001U
  3083. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3084. // .. PULLUP = 0
  3085. // .. ==> 0XF8000790[12:12] = 0x00000000U
  3086. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3087. // .. DisableRcvr = 0
  3088. // .. ==> 0XF8000790[13:13] = 0x00000000U
  3089. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3090. // ..
  3091. EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
  3092. // .. TRI_ENABLE = 0
  3093. // .. ==> 0XF8000794[0:0] = 0x00000000U
  3094. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  3095. // .. L0_SEL = 0
  3096. // .. ==> 0XF8000794[1:1] = 0x00000000U
  3097. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  3098. // .. L1_SEL = 1
  3099. // .. ==> 0XF8000794[2:2] = 0x00000001U
  3100. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  3101. // .. L2_SEL = 0
  3102. // .. ==> 0XF8000794[4:3] = 0x00000000U
  3103. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  3104. // .. L3_SEL = 0
  3105. // .. ==> 0XF8000794[7:5] = 0x00000000U
  3106. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  3107. // .. Speed = 0
  3108. // .. ==> 0XF8000794[8:8] = 0x00000000U
  3109. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3110. // .. IO_Type = 1
  3111. // .. ==> 0XF8000794[11:9] = 0x00000001U
  3112. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3113. // .. PULLUP = 0
  3114. // .. ==> 0XF8000794[12:12] = 0x00000000U
  3115. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3116. // .. DisableRcvr = 0
  3117. // .. ==> 0XF8000794[13:13] = 0x00000000U
  3118. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3119. // ..
  3120. EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
  3121. // .. TRI_ENABLE = 0
  3122. // .. ==> 0XF8000798[0:0] = 0x00000000U
  3123. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  3124. // .. L0_SEL = 0
  3125. // .. ==> 0XF8000798[1:1] = 0x00000000U
  3126. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  3127. // .. L1_SEL = 1
  3128. // .. ==> 0XF8000798[2:2] = 0x00000001U
  3129. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  3130. // .. L2_SEL = 0
  3131. // .. ==> 0XF8000798[4:3] = 0x00000000U
  3132. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  3133. // .. L3_SEL = 0
  3134. // .. ==> 0XF8000798[7:5] = 0x00000000U
  3135. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  3136. // .. Speed = 0
  3137. // .. ==> 0XF8000798[8:8] = 0x00000000U
  3138. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3139. // .. IO_Type = 1
  3140. // .. ==> 0XF8000798[11:9] = 0x00000001U
  3141. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3142. // .. PULLUP = 0
  3143. // .. ==> 0XF8000798[12:12] = 0x00000000U
  3144. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3145. // .. DisableRcvr = 0
  3146. // .. ==> 0XF8000798[13:13] = 0x00000000U
  3147. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3148. // ..
  3149. EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
  3150. // .. TRI_ENABLE = 0
  3151. // .. ==> 0XF800079C[0:0] = 0x00000000U
  3152. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  3153. // .. L0_SEL = 0
  3154. // .. ==> 0XF800079C[1:1] = 0x00000000U
  3155. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  3156. // .. L1_SEL = 1
  3157. // .. ==> 0XF800079C[2:2] = 0x00000001U
  3158. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  3159. // .. L2_SEL = 0
  3160. // .. ==> 0XF800079C[4:3] = 0x00000000U
  3161. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  3162. // .. L3_SEL = 0
  3163. // .. ==> 0XF800079C[7:5] = 0x00000000U
  3164. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  3165. // .. Speed = 0
  3166. // .. ==> 0XF800079C[8:8] = 0x00000000U
  3167. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3168. // .. IO_Type = 1
  3169. // .. ==> 0XF800079C[11:9] = 0x00000001U
  3170. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3171. // .. PULLUP = 0
  3172. // .. ==> 0XF800079C[12:12] = 0x00000000U
  3173. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3174. // .. DisableRcvr = 0
  3175. // .. ==> 0XF800079C[13:13] = 0x00000000U
  3176. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3177. // ..
  3178. EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
  3179. // .. TRI_ENABLE = 0
  3180. // .. ==> 0XF80007A0[0:0] = 0x00000000U
  3181. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  3182. // .. L0_SEL = 0
  3183. // .. ==> 0XF80007A0[1:1] = 0x00000000U
  3184. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  3185. // .. L1_SEL = 0
  3186. // .. ==> 0XF80007A0[2:2] = 0x00000000U
  3187. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  3188. // .. L2_SEL = 0
  3189. // .. ==> 0XF80007A0[4:3] = 0x00000000U
  3190. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  3191. // .. L3_SEL = 4
  3192. // .. ==> 0XF80007A0[7:5] = 0x00000004U
  3193. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  3194. // .. Speed = 0
  3195. // .. ==> 0XF80007A0[8:8] = 0x00000000U
  3196. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3197. // .. IO_Type = 1
  3198. // .. ==> 0XF80007A0[11:9] = 0x00000001U
  3199. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3200. // .. PULLUP = 0
  3201. // .. ==> 0XF80007A0[12:12] = 0x00000000U
  3202. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3203. // .. DisableRcvr = 0
  3204. // .. ==> 0XF80007A0[13:13] = 0x00000000U
  3205. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3206. // ..
  3207. EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
  3208. // .. TRI_ENABLE = 0
  3209. // .. ==> 0XF80007A4[0:0] = 0x00000000U
  3210. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  3211. // .. L0_SEL = 0
  3212. // .. ==> 0XF80007A4[1:1] = 0x00000000U
  3213. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  3214. // .. L1_SEL = 0
  3215. // .. ==> 0XF80007A4[2:2] = 0x00000000U
  3216. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  3217. // .. L2_SEL = 0
  3218. // .. ==> 0XF80007A4[4:3] = 0x00000000U
  3219. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  3220. // .. L3_SEL = 4
  3221. // .. ==> 0XF80007A4[7:5] = 0x00000004U
  3222. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  3223. // .. Speed = 0
  3224. // .. ==> 0XF80007A4[8:8] = 0x00000000U
  3225. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3226. // .. IO_Type = 1
  3227. // .. ==> 0XF80007A4[11:9] = 0x00000001U
  3228. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3229. // .. PULLUP = 0
  3230. // .. ==> 0XF80007A4[12:12] = 0x00000000U
  3231. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3232. // .. DisableRcvr = 0
  3233. // .. ==> 0XF80007A4[13:13] = 0x00000000U
  3234. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3235. // ..
  3236. EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
  3237. // .. TRI_ENABLE = 0
  3238. // .. ==> 0XF80007A8[0:0] = 0x00000000U
  3239. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  3240. // .. L0_SEL = 0
  3241. // .. ==> 0XF80007A8[1:1] = 0x00000000U
  3242. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  3243. // .. L1_SEL = 0
  3244. // .. ==> 0XF80007A8[2:2] = 0x00000000U
  3245. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  3246. // .. L2_SEL = 0
  3247. // .. ==> 0XF80007A8[4:3] = 0x00000000U
  3248. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  3249. // .. L3_SEL = 4
  3250. // .. ==> 0XF80007A8[7:5] = 0x00000004U
  3251. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  3252. // .. Speed = 0
  3253. // .. ==> 0XF80007A8[8:8] = 0x00000000U
  3254. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3255. // .. IO_Type = 1
  3256. // .. ==> 0XF80007A8[11:9] = 0x00000001U
  3257. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3258. // .. PULLUP = 0
  3259. // .. ==> 0XF80007A8[12:12] = 0x00000000U
  3260. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3261. // .. DisableRcvr = 0
  3262. // .. ==> 0XF80007A8[13:13] = 0x00000000U
  3263. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3264. // ..
  3265. EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
  3266. // .. TRI_ENABLE = 0
  3267. // .. ==> 0XF80007AC[0:0] = 0x00000000U
  3268. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  3269. // .. L0_SEL = 0
  3270. // .. ==> 0XF80007AC[1:1] = 0x00000000U
  3271. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  3272. // .. L1_SEL = 0
  3273. // .. ==> 0XF80007AC[2:2] = 0x00000000U
  3274. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  3275. // .. L2_SEL = 0
  3276. // .. ==> 0XF80007AC[4:3] = 0x00000000U
  3277. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  3278. // .. L3_SEL = 4
  3279. // .. ==> 0XF80007AC[7:5] = 0x00000004U
  3280. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  3281. // .. Speed = 0
  3282. // .. ==> 0XF80007AC[8:8] = 0x00000000U
  3283. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3284. // .. IO_Type = 1
  3285. // .. ==> 0XF80007AC[11:9] = 0x00000001U
  3286. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3287. // .. PULLUP = 0
  3288. // .. ==> 0XF80007AC[12:12] = 0x00000000U
  3289. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3290. // .. DisableRcvr = 0
  3291. // .. ==> 0XF80007AC[13:13] = 0x00000000U
  3292. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3293. // ..
  3294. EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
  3295. // .. TRI_ENABLE = 0
  3296. // .. ==> 0XF80007B0[0:0] = 0x00000000U
  3297. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  3298. // .. L0_SEL = 0
  3299. // .. ==> 0XF80007B0[1:1] = 0x00000000U
  3300. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  3301. // .. L1_SEL = 0
  3302. // .. ==> 0XF80007B0[2:2] = 0x00000000U
  3303. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  3304. // .. L2_SEL = 0
  3305. // .. ==> 0XF80007B0[4:3] = 0x00000000U
  3306. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  3307. // .. L3_SEL = 4
  3308. // .. ==> 0XF80007B0[7:5] = 0x00000004U
  3309. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  3310. // .. Speed = 0
  3311. // .. ==> 0XF80007B0[8:8] = 0x00000000U
  3312. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3313. // .. IO_Type = 1
  3314. // .. ==> 0XF80007B0[11:9] = 0x00000001U
  3315. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3316. // .. PULLUP = 0
  3317. // .. ==> 0XF80007B0[12:12] = 0x00000000U
  3318. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3319. // .. DisableRcvr = 0
  3320. // .. ==> 0XF80007B0[13:13] = 0x00000000U
  3321. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3322. // ..
  3323. EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
  3324. // .. TRI_ENABLE = 0
  3325. // .. ==> 0XF80007B4[0:0] = 0x00000000U
  3326. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  3327. // .. L0_SEL = 0
  3328. // .. ==> 0XF80007B4[1:1] = 0x00000000U
  3329. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  3330. // .. L1_SEL = 0
  3331. // .. ==> 0XF80007B4[2:2] = 0x00000000U
  3332. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  3333. // .. L2_SEL = 0
  3334. // .. ==> 0XF80007B4[4:3] = 0x00000000U
  3335. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  3336. // .. L3_SEL = 4
  3337. // .. ==> 0XF80007B4[7:5] = 0x00000004U
  3338. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  3339. // .. Speed = 0
  3340. // .. ==> 0XF80007B4[8:8] = 0x00000000U
  3341. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3342. // .. IO_Type = 1
  3343. // .. ==> 0XF80007B4[11:9] = 0x00000001U
  3344. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3345. // .. PULLUP = 0
  3346. // .. ==> 0XF80007B4[12:12] = 0x00000000U
  3347. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3348. // .. DisableRcvr = 0
  3349. // .. ==> 0XF80007B4[13:13] = 0x00000000U
  3350. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3351. // ..
  3352. EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
  3353. // .. TRI_ENABLE = 1
  3354. // .. ==> 0XF80007B8[0:0] = 0x00000001U
  3355. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  3356. // .. Speed = 0
  3357. // .. ==> 0XF80007B8[8:8] = 0x00000000U
  3358. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3359. // .. IO_Type = 1
  3360. // .. ==> 0XF80007B8[11:9] = 0x00000001U
  3361. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3362. // .. PULLUP = 0
  3363. // .. ==> 0XF80007B8[12:12] = 0x00000000U
  3364. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3365. // .. DisableRcvr = 0
  3366. // .. ==> 0XF80007B8[13:13] = 0x00000000U
  3367. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3368. // ..
  3369. EMIT_MASKWRITE(0XF80007B8, 0x00003F01U ,0x00000201U),
  3370. // .. TRI_ENABLE = 0
  3371. // .. ==> 0XF80007BC[0:0] = 0x00000000U
  3372. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  3373. // .. L0_SEL = 0
  3374. // .. ==> 0XF80007BC[1:1] = 0x00000000U
  3375. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  3376. // .. L1_SEL = 0
  3377. // .. ==> 0XF80007BC[2:2] = 0x00000000U
  3378. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  3379. // .. L2_SEL = 0
  3380. // .. ==> 0XF80007BC[4:3] = 0x00000000U
  3381. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  3382. // .. L3_SEL = 0
  3383. // .. ==> 0XF80007BC[7:5] = 0x00000000U
  3384. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  3385. // .. Speed = 0
  3386. // .. ==> 0XF80007BC[8:8] = 0x00000000U
  3387. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3388. // .. IO_Type = 1
  3389. // .. ==> 0XF80007BC[11:9] = 0x00000001U
  3390. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3391. // .. PULLUP = 0
  3392. // .. ==> 0XF80007BC[12:12] = 0x00000000U
  3393. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3394. // .. DisableRcvr = 0
  3395. // .. ==> 0XF80007BC[13:13] = 0x00000000U
  3396. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3397. // ..
  3398. EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00000200U),
  3399. // .. TRI_ENABLE = 0
  3400. // .. ==> 0XF80007C0[0:0] = 0x00000000U
  3401. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  3402. // .. L0_SEL = 0
  3403. // .. ==> 0XF80007C0[1:1] = 0x00000000U
  3404. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  3405. // .. L1_SEL = 0
  3406. // .. ==> 0XF80007C0[2:2] = 0x00000000U
  3407. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  3408. // .. L2_SEL = 0
  3409. // .. ==> 0XF80007C0[4:3] = 0x00000000U
  3410. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  3411. // .. L3_SEL = 7
  3412. // .. ==> 0XF80007C0[7:5] = 0x00000007U
  3413. // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
  3414. // .. Speed = 0
  3415. // .. ==> 0XF80007C0[8:8] = 0x00000000U
  3416. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3417. // .. IO_Type = 1
  3418. // .. ==> 0XF80007C0[11:9] = 0x00000001U
  3419. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3420. // .. PULLUP = 0
  3421. // .. ==> 0XF80007C0[12:12] = 0x00000000U
  3422. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3423. // .. DisableRcvr = 0
  3424. // .. ==> 0XF80007C0[13:13] = 0x00000000U
  3425. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3426. // ..
  3427. EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
  3428. // .. TRI_ENABLE = 1
  3429. // .. ==> 0XF80007C4[0:0] = 0x00000001U
  3430. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  3431. // .. L0_SEL = 0
  3432. // .. ==> 0XF80007C4[1:1] = 0x00000000U
  3433. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  3434. // .. L1_SEL = 0
  3435. // .. ==> 0XF80007C4[2:2] = 0x00000000U
  3436. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  3437. // .. L2_SEL = 0
  3438. // .. ==> 0XF80007C4[4:3] = 0x00000000U
  3439. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  3440. // .. L3_SEL = 7
  3441. // .. ==> 0XF80007C4[7:5] = 0x00000007U
  3442. // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
  3443. // .. Speed = 0
  3444. // .. ==> 0XF80007C4[8:8] = 0x00000000U
  3445. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3446. // .. IO_Type = 1
  3447. // .. ==> 0XF80007C4[11:9] = 0x00000001U
  3448. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3449. // .. PULLUP = 0
  3450. // .. ==> 0XF80007C4[12:12] = 0x00000000U
  3451. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3452. // .. DisableRcvr = 0
  3453. // .. ==> 0XF80007C4[13:13] = 0x00000000U
  3454. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3455. // ..
  3456. EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
  3457. // .. TRI_ENABLE = 1
  3458. // .. ==> 0XF80007C8[0:0] = 0x00000001U
  3459. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  3460. // .. Speed = 0
  3461. // .. ==> 0XF80007C8[8:8] = 0x00000000U
  3462. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3463. // .. IO_Type = 1
  3464. // .. ==> 0XF80007C8[11:9] = 0x00000001U
  3465. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3466. // .. PULLUP = 0
  3467. // .. ==> 0XF80007C8[12:12] = 0x00000000U
  3468. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3469. // .. DisableRcvr = 0
  3470. // .. ==> 0XF80007C8[13:13] = 0x00000000U
  3471. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3472. // ..
  3473. EMIT_MASKWRITE(0XF80007C8, 0x00003F01U ,0x00000201U),
  3474. // .. TRI_ENABLE = 0
  3475. // .. ==> 0XF80007CC[0:0] = 0x00000000U
  3476. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  3477. // .. L0_SEL = 0
  3478. // .. ==> 0XF80007CC[1:1] = 0x00000000U
  3479. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  3480. // .. L1_SEL = 0
  3481. // .. ==> 0XF80007CC[2:2] = 0x00000000U
  3482. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  3483. // .. L2_SEL = 0
  3484. // .. ==> 0XF80007CC[4:3] = 0x00000000U
  3485. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  3486. // .. L3_SEL = 0
  3487. // .. ==> 0XF80007CC[7:5] = 0x00000000U
  3488. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  3489. // .. Speed = 0
  3490. // .. ==> 0XF80007CC[8:8] = 0x00000000U
  3491. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3492. // .. IO_Type = 1
  3493. // .. ==> 0XF80007CC[11:9] = 0x00000001U
  3494. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3495. // .. PULLUP = 0
  3496. // .. ==> 0XF80007CC[12:12] = 0x00000000U
  3497. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3498. // .. DisableRcvr = 0
  3499. // .. ==> 0XF80007CC[13:13] = 0x00000000U
  3500. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3501. // ..
  3502. EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00000200U),
  3503. // .. TRI_ENABLE = 0
  3504. // .. ==> 0XF80007D0[0:0] = 0x00000000U
  3505. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  3506. // .. L0_SEL = 0
  3507. // .. ==> 0XF80007D0[1:1] = 0x00000000U
  3508. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  3509. // .. L1_SEL = 0
  3510. // .. ==> 0XF80007D0[2:2] = 0x00000000U
  3511. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  3512. // .. L2_SEL = 0
  3513. // .. ==> 0XF80007D0[4:3] = 0x00000000U
  3514. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  3515. // .. L3_SEL = 4
  3516. // .. ==> 0XF80007D0[7:5] = 0x00000004U
  3517. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  3518. // .. Speed = 0
  3519. // .. ==> 0XF80007D0[8:8] = 0x00000000U
  3520. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3521. // .. IO_Type = 1
  3522. // .. ==> 0XF80007D0[11:9] = 0x00000001U
  3523. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3524. // .. PULLUP = 0
  3525. // .. ==> 0XF80007D0[12:12] = 0x00000000U
  3526. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3527. // .. DisableRcvr = 0
  3528. // .. ==> 0XF80007D0[13:13] = 0x00000000U
  3529. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3530. // ..
  3531. EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
  3532. // .. TRI_ENABLE = 0
  3533. // .. ==> 0XF80007D4[0:0] = 0x00000000U
  3534. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  3535. // .. L0_SEL = 0
  3536. // .. ==> 0XF80007D4[1:1] = 0x00000000U
  3537. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  3538. // .. L1_SEL = 0
  3539. // .. ==> 0XF80007D4[2:2] = 0x00000000U
  3540. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  3541. // .. L2_SEL = 0
  3542. // .. ==> 0XF80007D4[4:3] = 0x00000000U
  3543. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  3544. // .. L3_SEL = 4
  3545. // .. ==> 0XF80007D4[7:5] = 0x00000004U
  3546. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  3547. // .. Speed = 0
  3548. // .. ==> 0XF80007D4[8:8] = 0x00000000U
  3549. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3550. // .. IO_Type = 1
  3551. // .. ==> 0XF80007D4[11:9] = 0x00000001U
  3552. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  3553. // .. PULLUP = 0
  3554. // .. ==> 0XF80007D4[12:12] = 0x00000000U
  3555. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  3556. // .. DisableRcvr = 0
  3557. // .. ==> 0XF80007D4[13:13] = 0x00000000U
  3558. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  3559. // ..
  3560. EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
  3561. // .. SDIO0_WP_SEL = 50
  3562. // .. ==> 0XF8000830[5:0] = 0x00000032U
  3563. // .. ==> MASK : 0x0000003FU VAL : 0x00000032U
  3564. // .. SDIO0_CD_SEL = 46
  3565. // .. ==> 0XF8000830[21:16] = 0x0000002EU
  3566. // .. ==> MASK : 0x003F0000U VAL : 0x002E0000U
  3567. // ..
  3568. EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x002E0032U),
  3569. // .. FINISH: MIO PROGRAMMING
  3570. // .. START: LOCK IT BACK
  3571. // .. LOCK_KEY = 0X767B
  3572. // .. ==> 0XF8000004[15:0] = 0x0000767BU
  3573. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
  3574. // ..
  3575. EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
  3576. // .. FINISH: LOCK IT BACK
  3577. // FINISH: top
  3578. //
  3579. EMIT_EXIT(),
  3580. //
  3581. };
  3582. unsigned long ps7_peripherals_init_data_3_0[] = {
  3583. // START: top
  3584. // .. START: SLCR SETTINGS
  3585. // .. UNLOCK_KEY = 0XDF0D
  3586. // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
  3587. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
  3588. // ..
  3589. EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
  3590. // .. FINISH: SLCR SETTINGS
  3591. // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
  3592. // .. IBUF_DISABLE_MODE = 0x1
  3593. // .. ==> 0XF8000B48[7:7] = 0x00000001U
  3594. // .. ==> MASK : 0x00000080U VAL : 0x00000080U
  3595. // .. TERM_DISABLE_MODE = 0x1
  3596. // .. ==> 0XF8000B48[8:8] = 0x00000001U
  3597. // .. ==> MASK : 0x00000100U VAL : 0x00000100U
  3598. // ..
  3599. EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
  3600. // .. IBUF_DISABLE_MODE = 0x1
  3601. // .. ==> 0XF8000B4C[7:7] = 0x00000001U
  3602. // .. ==> MASK : 0x00000080U VAL : 0x00000080U
  3603. // .. TERM_DISABLE_MODE = 0x1
  3604. // .. ==> 0XF8000B4C[8:8] = 0x00000001U
  3605. // .. ==> MASK : 0x00000100U VAL : 0x00000100U
  3606. // ..
  3607. EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
  3608. // .. IBUF_DISABLE_MODE = 0x1
  3609. // .. ==> 0XF8000B50[7:7] = 0x00000001U
  3610. // .. ==> MASK : 0x00000080U VAL : 0x00000080U
  3611. // .. TERM_DISABLE_MODE = 0x1
  3612. // .. ==> 0XF8000B50[8:8] = 0x00000001U
  3613. // .. ==> MASK : 0x00000100U VAL : 0x00000100U
  3614. // ..
  3615. EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
  3616. // .. IBUF_DISABLE_MODE = 0x1
  3617. // .. ==> 0XF8000B54[7:7] = 0x00000001U
  3618. // .. ==> MASK : 0x00000080U VAL : 0x00000080U
  3619. // .. TERM_DISABLE_MODE = 0x1
  3620. // .. ==> 0XF8000B54[8:8] = 0x00000001U
  3621. // .. ==> MASK : 0x00000100U VAL : 0x00000100U
  3622. // ..
  3623. EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
  3624. // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
  3625. // .. START: LOCK IT BACK
  3626. // .. LOCK_KEY = 0X767B
  3627. // .. ==> 0XF8000004[15:0] = 0x0000767BU
  3628. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
  3629. // ..
  3630. EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
  3631. // .. FINISH: LOCK IT BACK
  3632. // .. START: SRAM/NOR SET OPMODE
  3633. // .. FINISH: SRAM/NOR SET OPMODE
  3634. // .. START: UART REGISTERS
  3635. // .. BDIV = 0x6
  3636. // .. ==> 0XE0001034[7:0] = 0x00000006U
  3637. // .. ==> MASK : 0x000000FFU VAL : 0x00000006U
  3638. // ..
  3639. EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
  3640. // .. CD = 0x3e
  3641. // .. ==> 0XE0001018[15:0] = 0x0000003EU
  3642. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU
  3643. // ..
  3644. EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
  3645. // .. STPBRK = 0x0
  3646. // .. ==> 0XE0001000[8:8] = 0x00000000U
  3647. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  3648. // .. STTBRK = 0x0
  3649. // .. ==> 0XE0001000[7:7] = 0x00000000U
  3650. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  3651. // .. RSTTO = 0x0
  3652. // .. ==> 0XE0001000[6:6] = 0x00000000U
  3653. // .. ==> MASK : 0x00000040U VAL : 0x00000000U
  3654. // .. TXDIS = 0x0
  3655. // .. ==> 0XE0001000[5:5] = 0x00000000U
  3656. // .. ==> MASK : 0x00000020U VAL : 0x00000000U
  3657. // .. TXEN = 0x1
  3658. // .. ==> 0XE0001000[4:4] = 0x00000001U
  3659. // .. ==> MASK : 0x00000010U VAL : 0x00000010U
  3660. // .. RXDIS = 0x0
  3661. // .. ==> 0XE0001000[3:3] = 0x00000000U
  3662. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  3663. // .. RXEN = 0x1
  3664. // .. ==> 0XE0001000[2:2] = 0x00000001U
  3665. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  3666. // .. TXRES = 0x1
  3667. // .. ==> 0XE0001000[1:1] = 0x00000001U
  3668. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  3669. // .. RXRES = 0x1
  3670. // .. ==> 0XE0001000[0:0] = 0x00000001U
  3671. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  3672. // ..
  3673. EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
  3674. // .. CHMODE = 0x0
  3675. // .. ==> 0XE0001004[9:8] = 0x00000000U
  3676. // .. ==> MASK : 0x00000300U VAL : 0x00000000U
  3677. // .. NBSTOP = 0x0
  3678. // .. ==> 0XE0001004[7:6] = 0x00000000U
  3679. // .. ==> MASK : 0x000000C0U VAL : 0x00000000U
  3680. // .. PAR = 0x4
  3681. // .. ==> 0XE0001004[5:3] = 0x00000004U
  3682. // .. ==> MASK : 0x00000038U VAL : 0x00000020U
  3683. // .. CHRL = 0x0
  3684. // .. ==> 0XE0001004[2:1] = 0x00000000U
  3685. // .. ==> MASK : 0x00000006U VAL : 0x00000000U
  3686. // .. CLKS = 0x0
  3687. // .. ==> 0XE0001004[0:0] = 0x00000000U
  3688. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  3689. // ..
  3690. EMIT_MASKWRITE(0XE0001004, 0x000003FFU ,0x00000020U),
  3691. // .. FINISH: UART REGISTERS
  3692. // .. START: QSPI REGISTERS
  3693. // .. Holdb_dr = 1
  3694. // .. ==> 0XE000D000[19:19] = 0x00000001U
  3695. // .. ==> MASK : 0x00080000U VAL : 0x00080000U
  3696. // ..
  3697. EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
  3698. // .. FINISH: QSPI REGISTERS
  3699. // .. START: PL POWER ON RESET REGISTERS
  3700. // .. PCFG_POR_CNT_4K = 0
  3701. // .. ==> 0XF8007000[29:29] = 0x00000000U
  3702. // .. ==> MASK : 0x20000000U VAL : 0x00000000U
  3703. // ..
  3704. EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
  3705. // .. FINISH: PL POWER ON RESET REGISTERS
  3706. // .. START: SMC TIMING CALCULATION REGISTER UPDATE
  3707. // .. .. START: NAND SET CYCLE
  3708. // .. .. FINISH: NAND SET CYCLE
  3709. // .. .. START: OPMODE
  3710. // .. .. FINISH: OPMODE
  3711. // .. .. START: DIRECT COMMAND
  3712. // .. .. FINISH: DIRECT COMMAND
  3713. // .. .. START: SRAM/NOR CS0 SET CYCLE
  3714. // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
  3715. // .. .. START: DIRECT COMMAND
  3716. // .. .. FINISH: DIRECT COMMAND
  3717. // .. .. START: NOR CS0 BASE ADDRESS
  3718. // .. .. FINISH: NOR CS0 BASE ADDRESS
  3719. // .. .. START: SRAM/NOR CS1 SET CYCLE
  3720. // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
  3721. // .. .. START: DIRECT COMMAND
  3722. // .. .. FINISH: DIRECT COMMAND
  3723. // .. .. START: NOR CS1 BASE ADDRESS
  3724. // .. .. FINISH: NOR CS1 BASE ADDRESS
  3725. // .. .. START: USB RESET
  3726. // .. .. .. START: USB0 RESET
  3727. // .. .. .. .. START: DIR MODE BANK 0
  3728. // .. .. .. .. DIRECTION_0 = 0x80
  3729. // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
  3730. // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
  3731. // .. .. .. ..
  3732. EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
  3733. // .. .. .. .. FINISH: DIR MODE BANK 0
  3734. // .. .. .. .. START: DIR MODE BANK 1
  3735. // .. .. .. .. FINISH: DIR MODE BANK 1
  3736. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  3737. // .. .. .. .. MASK_0_LSW = 0xff7f
  3738. // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
  3739. // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
  3740. // .. .. .. .. DATA_0_LSW = 0x80
  3741. // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
  3742. // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
  3743. // .. .. .. ..
  3744. EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
  3745. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  3746. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  3747. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  3748. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  3749. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  3750. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  3751. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  3752. // .. .. .. .. START: OUTPUT ENABLE BANK 0
  3753. // .. .. .. .. OP_ENABLE_0 = 0x80
  3754. // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
  3755. // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
  3756. // .. .. .. ..
  3757. EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
  3758. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
  3759. // .. .. .. .. START: OUTPUT ENABLE BANK 1
  3760. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
  3761. // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
  3762. // .. .. .. .. MASK_0_LSW = 0xff7f
  3763. // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
  3764. // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
  3765. // .. .. .. .. DATA_0_LSW = 0x0
  3766. // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
  3767. // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
  3768. // .. .. .. ..
  3769. EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
  3770. // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
  3771. // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
  3772. // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
  3773. // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
  3774. // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
  3775. // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
  3776. // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
  3777. // .. .. .. .. START: ADD 1 MS DELAY
  3778. // .. .. .. ..
  3779. EMIT_MASKDELAY(0XF8F00200, 1),
  3780. // .. .. .. .. FINISH: ADD 1 MS DELAY
  3781. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  3782. // .. .. .. .. MASK_0_LSW = 0xff7f
  3783. // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
  3784. // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
  3785. // .. .. .. .. DATA_0_LSW = 0x80
  3786. // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
  3787. // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
  3788. // .. .. .. ..
  3789. EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
  3790. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  3791. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  3792. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  3793. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  3794. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  3795. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  3796. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  3797. // .. .. .. FINISH: USB0 RESET
  3798. // .. .. .. START: USB1 RESET
  3799. // .. .. .. .. START: DIR MODE BANK 0
  3800. // .. .. .. .. FINISH: DIR MODE BANK 0
  3801. // .. .. .. .. START: DIR MODE BANK 1
  3802. // .. .. .. .. FINISH: DIR MODE BANK 1
  3803. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  3804. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  3805. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  3806. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  3807. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  3808. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  3809. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  3810. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  3811. // .. .. .. .. START: OUTPUT ENABLE BANK 0
  3812. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
  3813. // .. .. .. .. START: OUTPUT ENABLE BANK 1
  3814. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
  3815. // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
  3816. // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
  3817. // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
  3818. // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
  3819. // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
  3820. // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
  3821. // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
  3822. // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
  3823. // .. .. .. .. START: ADD 1 MS DELAY
  3824. // .. .. .. ..
  3825. EMIT_MASKDELAY(0XF8F00200, 1),
  3826. // .. .. .. .. FINISH: ADD 1 MS DELAY
  3827. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  3828. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  3829. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  3830. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  3831. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  3832. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  3833. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  3834. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  3835. // .. .. .. FINISH: USB1 RESET
  3836. // .. .. FINISH: USB RESET
  3837. // .. .. START: ENET RESET
  3838. // .. .. .. START: ENET0 RESET
  3839. // .. .. .. .. START: DIR MODE BANK 0
  3840. // .. .. .. .. FINISH: DIR MODE BANK 0
  3841. // .. .. .. .. START: DIR MODE BANK 1
  3842. // .. .. .. .. FINISH: DIR MODE BANK 1
  3843. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  3844. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  3845. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  3846. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  3847. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  3848. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  3849. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  3850. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  3851. // .. .. .. .. START: OUTPUT ENABLE BANK 0
  3852. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
  3853. // .. .. .. .. START: OUTPUT ENABLE BANK 1
  3854. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
  3855. // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
  3856. // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
  3857. // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
  3858. // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
  3859. // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
  3860. // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
  3861. // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
  3862. // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
  3863. // .. .. .. .. START: ADD 1 MS DELAY
  3864. // .. .. .. ..
  3865. EMIT_MASKDELAY(0XF8F00200, 1),
  3866. // .. .. .. .. FINISH: ADD 1 MS DELAY
  3867. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  3868. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  3869. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  3870. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  3871. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  3872. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  3873. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  3874. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  3875. // .. .. .. FINISH: ENET0 RESET
  3876. // .. .. .. START: ENET1 RESET
  3877. // .. .. .. .. START: DIR MODE BANK 0
  3878. // .. .. .. .. FINISH: DIR MODE BANK 0
  3879. // .. .. .. .. START: DIR MODE BANK 1
  3880. // .. .. .. .. FINISH: DIR MODE BANK 1
  3881. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  3882. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  3883. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  3884. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  3885. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  3886. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  3887. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  3888. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  3889. // .. .. .. .. START: OUTPUT ENABLE BANK 0
  3890. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
  3891. // .. .. .. .. START: OUTPUT ENABLE BANK 1
  3892. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
  3893. // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
  3894. // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
  3895. // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
  3896. // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
  3897. // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
  3898. // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
  3899. // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
  3900. // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
  3901. // .. .. .. .. START: ADD 1 MS DELAY
  3902. // .. .. .. ..
  3903. EMIT_MASKDELAY(0XF8F00200, 1),
  3904. // .. .. .. .. FINISH: ADD 1 MS DELAY
  3905. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  3906. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  3907. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  3908. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  3909. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  3910. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  3911. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  3912. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  3913. // .. .. .. FINISH: ENET1 RESET
  3914. // .. .. FINISH: ENET RESET
  3915. // .. .. START: I2C RESET
  3916. // .. .. .. START: I2C0 RESET
  3917. // .. .. .. .. START: DIR MODE GPIO BANK0
  3918. // .. .. .. .. FINISH: DIR MODE GPIO BANK0
  3919. // .. .. .. .. START: DIR MODE GPIO BANK1
  3920. // .. .. .. .. FINISH: DIR MODE GPIO BANK1
  3921. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  3922. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  3923. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  3924. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  3925. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  3926. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  3927. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  3928. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  3929. // .. .. .. .. START: OUTPUT ENABLE
  3930. // .. .. .. .. FINISH: OUTPUT ENABLE
  3931. // .. .. .. .. START: OUTPUT ENABLE
  3932. // .. .. .. .. FINISH: OUTPUT ENABLE
  3933. // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
  3934. // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
  3935. // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
  3936. // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
  3937. // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
  3938. // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
  3939. // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
  3940. // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
  3941. // .. .. .. .. START: ADD 1 MS DELAY
  3942. // .. .. .. ..
  3943. EMIT_MASKDELAY(0XF8F00200, 1),
  3944. // .. .. .. .. FINISH: ADD 1 MS DELAY
  3945. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  3946. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  3947. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  3948. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  3949. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  3950. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  3951. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  3952. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  3953. // .. .. .. FINISH: I2C0 RESET
  3954. // .. .. .. START: I2C1 RESET
  3955. // .. .. .. .. START: DIR MODE GPIO BANK0
  3956. // .. .. .. .. FINISH: DIR MODE GPIO BANK0
  3957. // .. .. .. .. START: DIR MODE GPIO BANK1
  3958. // .. .. .. .. FINISH: DIR MODE GPIO BANK1
  3959. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  3960. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  3961. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  3962. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  3963. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  3964. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  3965. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  3966. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  3967. // .. .. .. .. START: OUTPUT ENABLE
  3968. // .. .. .. .. FINISH: OUTPUT ENABLE
  3969. // .. .. .. .. START: OUTPUT ENABLE
  3970. // .. .. .. .. FINISH: OUTPUT ENABLE
  3971. // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
  3972. // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
  3973. // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
  3974. // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
  3975. // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
  3976. // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
  3977. // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
  3978. // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
  3979. // .. .. .. .. START: ADD 1 MS DELAY
  3980. // .. .. .. ..
  3981. EMIT_MASKDELAY(0XF8F00200, 1),
  3982. // .. .. .. .. FINISH: ADD 1 MS DELAY
  3983. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  3984. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  3985. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  3986. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  3987. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  3988. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  3989. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  3990. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  3991. // .. .. .. FINISH: I2C1 RESET
  3992. // .. .. FINISH: I2C RESET
  3993. // .. .. START: NOR CHIP SELECT
  3994. // .. .. .. START: DIR MODE BANK 0
  3995. // .. .. .. FINISH: DIR MODE BANK 0
  3996. // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  3997. // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  3998. // .. .. .. START: OUTPUT ENABLE BANK 0
  3999. // .. .. .. FINISH: OUTPUT ENABLE BANK 0
  4000. // .. .. FINISH: NOR CHIP SELECT
  4001. // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
  4002. // FINISH: top
  4003. //
  4004. EMIT_EXIT(),
  4005. //
  4006. };
  4007. unsigned long ps7_post_config_3_0[] = {
  4008. // START: top
  4009. // .. START: SLCR SETTINGS
  4010. // .. UNLOCK_KEY = 0XDF0D
  4011. // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
  4012. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
  4013. // ..
  4014. EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
  4015. // .. FINISH: SLCR SETTINGS
  4016. // .. START: ENABLING LEVEL SHIFTER
  4017. // .. USER_LVL_INP_EN_0 = 1
  4018. // .. ==> 0XF8000900[3:3] = 0x00000001U
  4019. // .. ==> MASK : 0x00000008U VAL : 0x00000008U
  4020. // .. USER_LVL_OUT_EN_0 = 1
  4021. // .. ==> 0XF8000900[2:2] = 0x00000001U
  4022. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  4023. // .. USER_LVL_INP_EN_1 = 1
  4024. // .. ==> 0XF8000900[1:1] = 0x00000001U
  4025. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  4026. // .. USER_LVL_OUT_EN_1 = 1
  4027. // .. ==> 0XF8000900[0:0] = 0x00000001U
  4028. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  4029. // ..
  4030. EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
  4031. // .. FINISH: ENABLING LEVEL SHIFTER
  4032. // .. START: FPGA RESETS TO 0
  4033. // .. reserved_3 = 0
  4034. // .. ==> 0XF8000240[31:25] = 0x00000000U
  4035. // .. ==> MASK : 0xFE000000U VAL : 0x00000000U
  4036. // .. reserved_FPGA_ACP_RST = 0
  4037. // .. ==> 0XF8000240[24:24] = 0x00000000U
  4038. // .. ==> MASK : 0x01000000U VAL : 0x00000000U
  4039. // .. reserved_FPGA_AXDS3_RST = 0
  4040. // .. ==> 0XF8000240[23:23] = 0x00000000U
  4041. // .. ==> MASK : 0x00800000U VAL : 0x00000000U
  4042. // .. reserved_FPGA_AXDS2_RST = 0
  4043. // .. ==> 0XF8000240[22:22] = 0x00000000U
  4044. // .. ==> MASK : 0x00400000U VAL : 0x00000000U
  4045. // .. reserved_FPGA_AXDS1_RST = 0
  4046. // .. ==> 0XF8000240[21:21] = 0x00000000U
  4047. // .. ==> MASK : 0x00200000U VAL : 0x00000000U
  4048. // .. reserved_FPGA_AXDS0_RST = 0
  4049. // .. ==> 0XF8000240[20:20] = 0x00000000U
  4050. // .. ==> MASK : 0x00100000U VAL : 0x00000000U
  4051. // .. reserved_2 = 0
  4052. // .. ==> 0XF8000240[19:18] = 0x00000000U
  4053. // .. ==> MASK : 0x000C0000U VAL : 0x00000000U
  4054. // .. reserved_FSSW1_FPGA_RST = 0
  4055. // .. ==> 0XF8000240[17:17] = 0x00000000U
  4056. // .. ==> MASK : 0x00020000U VAL : 0x00000000U
  4057. // .. reserved_FSSW0_FPGA_RST = 0
  4058. // .. ==> 0XF8000240[16:16] = 0x00000000U
  4059. // .. ==> MASK : 0x00010000U VAL : 0x00000000U
  4060. // .. reserved_1 = 0
  4061. // .. ==> 0XF8000240[15:14] = 0x00000000U
  4062. // .. ==> MASK : 0x0000C000U VAL : 0x00000000U
  4063. // .. reserved_FPGA_FMSW1_RST = 0
  4064. // .. ==> 0XF8000240[13:13] = 0x00000000U
  4065. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  4066. // .. reserved_FPGA_FMSW0_RST = 0
  4067. // .. ==> 0XF8000240[12:12] = 0x00000000U
  4068. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  4069. // .. reserved_FPGA_DMA3_RST = 0
  4070. // .. ==> 0XF8000240[11:11] = 0x00000000U
  4071. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  4072. // .. reserved_FPGA_DMA2_RST = 0
  4073. // .. ==> 0XF8000240[10:10] = 0x00000000U
  4074. // .. ==> MASK : 0x00000400U VAL : 0x00000000U
  4075. // .. reserved_FPGA_DMA1_RST = 0
  4076. // .. ==> 0XF8000240[9:9] = 0x00000000U
  4077. // .. ==> MASK : 0x00000200U VAL : 0x00000000U
  4078. // .. reserved_FPGA_DMA0_RST = 0
  4079. // .. ==> 0XF8000240[8:8] = 0x00000000U
  4080. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  4081. // .. reserved = 0
  4082. // .. ==> 0XF8000240[7:4] = 0x00000000U
  4083. // .. ==> MASK : 0x000000F0U VAL : 0x00000000U
  4084. // .. FPGA3_OUT_RST = 0
  4085. // .. ==> 0XF8000240[3:3] = 0x00000000U
  4086. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  4087. // .. FPGA2_OUT_RST = 0
  4088. // .. ==> 0XF8000240[2:2] = 0x00000000U
  4089. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  4090. // .. FPGA1_OUT_RST = 0
  4091. // .. ==> 0XF8000240[1:1] = 0x00000000U
  4092. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  4093. // .. FPGA0_OUT_RST = 0
  4094. // .. ==> 0XF8000240[0:0] = 0x00000000U
  4095. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  4096. // ..
  4097. EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
  4098. // .. FINISH: FPGA RESETS TO 0
  4099. // .. START: AFI REGISTERS
  4100. // .. .. START: AFI0 REGISTERS
  4101. // .. .. FINISH: AFI0 REGISTERS
  4102. // .. .. START: AFI1 REGISTERS
  4103. // .. .. FINISH: AFI1 REGISTERS
  4104. // .. .. START: AFI2 REGISTERS
  4105. // .. .. FINISH: AFI2 REGISTERS
  4106. // .. .. START: AFI3 REGISTERS
  4107. // .. .. FINISH: AFI3 REGISTERS
  4108. // .. FINISH: AFI REGISTERS
  4109. // .. START: LOCK IT BACK
  4110. // .. LOCK_KEY = 0X767B
  4111. // .. ==> 0XF8000004[15:0] = 0x0000767BU
  4112. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
  4113. // ..
  4114. EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
  4115. // .. FINISH: LOCK IT BACK
  4116. // FINISH: top
  4117. //
  4118. EMIT_EXIT(),
  4119. //
  4120. };
  4121. unsigned long ps7_debug_3_0[] = {
  4122. // START: top
  4123. // .. START: CROSS TRIGGER CONFIGURATIONS
  4124. // .. .. START: UNLOCKING CTI REGISTERS
  4125. // .. .. KEY = 0XC5ACCE55
  4126. // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
  4127. // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
  4128. // .. ..
  4129. EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
  4130. // .. .. KEY = 0XC5ACCE55
  4131. // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
  4132. // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
  4133. // .. ..
  4134. EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
  4135. // .. .. KEY = 0XC5ACCE55
  4136. // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
  4137. // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
  4138. // .. ..
  4139. EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
  4140. // .. .. FINISH: UNLOCKING CTI REGISTERS
  4141. // .. .. START: ENABLING CTI MODULES AND CHANNELS
  4142. // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
  4143. // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
  4144. // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
  4145. // .. FINISH: CROSS TRIGGER CONFIGURATIONS
  4146. // FINISH: top
  4147. //
  4148. EMIT_EXIT(),
  4149. //
  4150. };
  4151. unsigned long ps7_pll_init_data_2_0[] = {
  4152. // START: top
  4153. // .. START: SLCR SETTINGS
  4154. // .. UNLOCK_KEY = 0XDF0D
  4155. // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
  4156. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
  4157. // ..
  4158. EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
  4159. // .. FINISH: SLCR SETTINGS
  4160. // .. START: PLL SLCR REGISTERS
  4161. // .. .. START: ARM PLL INIT
  4162. // .. .. PLL_RES = 0x2
  4163. // .. .. ==> 0XF8000110[7:4] = 0x00000002U
  4164. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
  4165. // .. .. PLL_CP = 0x2
  4166. // .. .. ==> 0XF8000110[11:8] = 0x00000002U
  4167. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
  4168. // .. .. LOCK_CNT = 0xfa
  4169. // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
  4170. // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U
  4171. // .. ..
  4172. EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
  4173. // .. .. .. START: UPDATE FB_DIV
  4174. // .. .. .. PLL_FDIV = 0x28
  4175. // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
  4176. // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U
  4177. // .. .. ..
  4178. EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
  4179. // .. .. .. FINISH: UPDATE FB_DIV
  4180. // .. .. .. START: BY PASS PLL
  4181. // .. .. .. PLL_BYPASS_FORCE = 1
  4182. // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
  4183. // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
  4184. // .. .. ..
  4185. EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
  4186. // .. .. .. FINISH: BY PASS PLL
  4187. // .. .. .. START: ASSERT RESET
  4188. // .. .. .. PLL_RESET = 1
  4189. // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
  4190. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  4191. // .. .. ..
  4192. EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
  4193. // .. .. .. FINISH: ASSERT RESET
  4194. // .. .. .. START: DEASSERT RESET
  4195. // .. .. .. PLL_RESET = 0
  4196. // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
  4197. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  4198. // .. .. ..
  4199. EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
  4200. // .. .. .. FINISH: DEASSERT RESET
  4201. // .. .. .. START: CHECK PLL STATUS
  4202. // .. .. .. ARM_PLL_LOCK = 1
  4203. // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
  4204. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  4205. // .. .. ..
  4206. EMIT_MASKPOLL(0XF800010C, 0x00000001U),
  4207. // .. .. .. FINISH: CHECK PLL STATUS
  4208. // .. .. .. START: REMOVE PLL BY PASS
  4209. // .. .. .. PLL_BYPASS_FORCE = 0
  4210. // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
  4211. // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  4212. // .. .. ..
  4213. EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
  4214. // .. .. .. FINISH: REMOVE PLL BY PASS
  4215. // .. .. .. SRCSEL = 0x0
  4216. // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
  4217. // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
  4218. // .. .. .. DIVISOR = 0x2
  4219. // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
  4220. // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U
  4221. // .. .. .. CPU_6OR4XCLKACT = 0x1
  4222. // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
  4223. // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
  4224. // .. .. .. CPU_3OR2XCLKACT = 0x1
  4225. // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
  4226. // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U
  4227. // .. .. .. CPU_2XCLKACT = 0x1
  4228. // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
  4229. // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
  4230. // .. .. .. CPU_1XCLKACT = 0x1
  4231. // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
  4232. // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
  4233. // .. .. .. CPU_PERI_CLKACT = 0x1
  4234. // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
  4235. // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
  4236. // .. .. ..
  4237. EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
  4238. // .. .. FINISH: ARM PLL INIT
  4239. // .. .. START: DDR PLL INIT
  4240. // .. .. PLL_RES = 0x2
  4241. // .. .. ==> 0XF8000114[7:4] = 0x00000002U
  4242. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
  4243. // .. .. PLL_CP = 0x2
  4244. // .. .. ==> 0XF8000114[11:8] = 0x00000002U
  4245. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
  4246. // .. .. LOCK_CNT = 0x12c
  4247. // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
  4248. // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U
  4249. // .. ..
  4250. EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
  4251. // .. .. .. START: UPDATE FB_DIV
  4252. // .. .. .. PLL_FDIV = 0x20
  4253. // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
  4254. // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U
  4255. // .. .. ..
  4256. EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
  4257. // .. .. .. FINISH: UPDATE FB_DIV
  4258. // .. .. .. START: BY PASS PLL
  4259. // .. .. .. PLL_BYPASS_FORCE = 1
  4260. // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
  4261. // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
  4262. // .. .. ..
  4263. EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
  4264. // .. .. .. FINISH: BY PASS PLL
  4265. // .. .. .. START: ASSERT RESET
  4266. // .. .. .. PLL_RESET = 1
  4267. // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
  4268. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  4269. // .. .. ..
  4270. EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
  4271. // .. .. .. FINISH: ASSERT RESET
  4272. // .. .. .. START: DEASSERT RESET
  4273. // .. .. .. PLL_RESET = 0
  4274. // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
  4275. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  4276. // .. .. ..
  4277. EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
  4278. // .. .. .. FINISH: DEASSERT RESET
  4279. // .. .. .. START: CHECK PLL STATUS
  4280. // .. .. .. DDR_PLL_LOCK = 1
  4281. // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
  4282. // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
  4283. // .. .. ..
  4284. EMIT_MASKPOLL(0XF800010C, 0x00000002U),
  4285. // .. .. .. FINISH: CHECK PLL STATUS
  4286. // .. .. .. START: REMOVE PLL BY PASS
  4287. // .. .. .. PLL_BYPASS_FORCE = 0
  4288. // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
  4289. // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  4290. // .. .. ..
  4291. EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
  4292. // .. .. .. FINISH: REMOVE PLL BY PASS
  4293. // .. .. .. DDR_3XCLKACT = 0x1
  4294. // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
  4295. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  4296. // .. .. .. DDR_2XCLKACT = 0x1
  4297. // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
  4298. // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
  4299. // .. .. .. DDR_3XCLK_DIVISOR = 0x2
  4300. // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
  4301. // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U
  4302. // .. .. .. DDR_2XCLK_DIVISOR = 0x3
  4303. // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
  4304. // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U
  4305. // .. .. ..
  4306. EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
  4307. // .. .. FINISH: DDR PLL INIT
  4308. // .. .. START: IO PLL INIT
  4309. // .. .. PLL_RES = 0xc
  4310. // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
  4311. // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U
  4312. // .. .. PLL_CP = 0x2
  4313. // .. .. ==> 0XF8000118[11:8] = 0x00000002U
  4314. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
  4315. // .. .. LOCK_CNT = 0x145
  4316. // .. .. ==> 0XF8000118[21:12] = 0x00000145U
  4317. // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U
  4318. // .. ..
  4319. EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
  4320. // .. .. .. START: UPDATE FB_DIV
  4321. // .. .. .. PLL_FDIV = 0x1e
  4322. // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
  4323. // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U
  4324. // .. .. ..
  4325. EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
  4326. // .. .. .. FINISH: UPDATE FB_DIV
  4327. // .. .. .. START: BY PASS PLL
  4328. // .. .. .. PLL_BYPASS_FORCE = 1
  4329. // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
  4330. // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
  4331. // .. .. ..
  4332. EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
  4333. // .. .. .. FINISH: BY PASS PLL
  4334. // .. .. .. START: ASSERT RESET
  4335. // .. .. .. PLL_RESET = 1
  4336. // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
  4337. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  4338. // .. .. ..
  4339. EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
  4340. // .. .. .. FINISH: ASSERT RESET
  4341. // .. .. .. START: DEASSERT RESET
  4342. // .. .. .. PLL_RESET = 0
  4343. // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
  4344. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  4345. // .. .. ..
  4346. EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
  4347. // .. .. .. FINISH: DEASSERT RESET
  4348. // .. .. .. START: CHECK PLL STATUS
  4349. // .. .. .. IO_PLL_LOCK = 1
  4350. // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
  4351. // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
  4352. // .. .. ..
  4353. EMIT_MASKPOLL(0XF800010C, 0x00000004U),
  4354. // .. .. .. FINISH: CHECK PLL STATUS
  4355. // .. .. .. START: REMOVE PLL BY PASS
  4356. // .. .. .. PLL_BYPASS_FORCE = 0
  4357. // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
  4358. // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  4359. // .. .. ..
  4360. EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
  4361. // .. .. .. FINISH: REMOVE PLL BY PASS
  4362. // .. .. FINISH: IO PLL INIT
  4363. // .. FINISH: PLL SLCR REGISTERS
  4364. // .. START: LOCK IT BACK
  4365. // .. LOCK_KEY = 0X767B
  4366. // .. ==> 0XF8000004[15:0] = 0x0000767BU
  4367. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
  4368. // ..
  4369. EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
  4370. // .. FINISH: LOCK IT BACK
  4371. // FINISH: top
  4372. //
  4373. EMIT_EXIT(),
  4374. //
  4375. };
  4376. unsigned long ps7_clock_init_data_2_0[] = {
  4377. // START: top
  4378. // .. START: SLCR SETTINGS
  4379. // .. UNLOCK_KEY = 0XDF0D
  4380. // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
  4381. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
  4382. // ..
  4383. EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
  4384. // .. FINISH: SLCR SETTINGS
  4385. // .. START: CLOCK CONTROL SLCR REGISTERS
  4386. // .. CLKACT = 0x1
  4387. // .. ==> 0XF8000128[0:0] = 0x00000001U
  4388. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  4389. // .. DIVISOR0 = 0x23
  4390. // .. ==> 0XF8000128[13:8] = 0x00000023U
  4391. // .. ==> MASK : 0x00003F00U VAL : 0x00002300U
  4392. // .. DIVISOR1 = 0x3
  4393. // .. ==> 0XF8000128[25:20] = 0x00000003U
  4394. // .. ==> MASK : 0x03F00000U VAL : 0x00300000U
  4395. // ..
  4396. EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
  4397. // .. CLKACT = 0x1
  4398. // .. ==> 0XF8000138[0:0] = 0x00000001U
  4399. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  4400. // .. SRCSEL = 0x0
  4401. // .. ==> 0XF8000138[4:4] = 0x00000000U
  4402. // .. ==> MASK : 0x00000010U VAL : 0x00000000U
  4403. // ..
  4404. EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
  4405. // .. CLKACT = 0x1
  4406. // .. ==> 0XF8000140[0:0] = 0x00000001U
  4407. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  4408. // .. SRCSEL = 0x0
  4409. // .. ==> 0XF8000140[6:4] = 0x00000000U
  4410. // .. ==> MASK : 0x00000070U VAL : 0x00000000U
  4411. // .. DIVISOR = 0x8
  4412. // .. ==> 0XF8000140[13:8] = 0x00000008U
  4413. // .. ==> MASK : 0x00003F00U VAL : 0x00000800U
  4414. // .. DIVISOR1 = 0x1
  4415. // .. ==> 0XF8000140[25:20] = 0x00000001U
  4416. // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
  4417. // ..
  4418. EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00100801U),
  4419. // .. CLKACT = 0x1
  4420. // .. ==> 0XF800014C[0:0] = 0x00000001U
  4421. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  4422. // .. SRCSEL = 0x0
  4423. // .. ==> 0XF800014C[5:4] = 0x00000000U
  4424. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  4425. // .. DIVISOR = 0x5
  4426. // .. ==> 0XF800014C[13:8] = 0x00000005U
  4427. // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
  4428. // ..
  4429. EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
  4430. // .. CLKACT0 = 0x1
  4431. // .. ==> 0XF8000150[0:0] = 0x00000001U
  4432. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  4433. // .. CLKACT1 = 0x0
  4434. // .. ==> 0XF8000150[1:1] = 0x00000000U
  4435. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  4436. // .. SRCSEL = 0x0
  4437. // .. ==> 0XF8000150[5:4] = 0x00000000U
  4438. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  4439. // .. DIVISOR = 0x14
  4440. // .. ==> 0XF8000150[13:8] = 0x00000014U
  4441. // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
  4442. // ..
  4443. EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
  4444. // .. CLKACT0 = 0x0
  4445. // .. ==> 0XF8000154[0:0] = 0x00000000U
  4446. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  4447. // .. CLKACT1 = 0x1
  4448. // .. ==> 0XF8000154[1:1] = 0x00000001U
  4449. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  4450. // .. SRCSEL = 0x0
  4451. // .. ==> 0XF8000154[5:4] = 0x00000000U
  4452. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  4453. // .. DIVISOR = 0x14
  4454. // .. ==> 0XF8000154[13:8] = 0x00000014U
  4455. // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
  4456. // ..
  4457. EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
  4458. // .. CLKACT = 0x1
  4459. // .. ==> 0XF8000168[0:0] = 0x00000001U
  4460. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  4461. // .. SRCSEL = 0x0
  4462. // .. ==> 0XF8000168[5:4] = 0x00000000U
  4463. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  4464. // .. DIVISOR = 0x5
  4465. // .. ==> 0XF8000168[13:8] = 0x00000005U
  4466. // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
  4467. // ..
  4468. EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
  4469. // .. SRCSEL = 0x0
  4470. // .. ==> 0XF8000170[5:4] = 0x00000000U
  4471. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  4472. // .. DIVISOR0 = 0xa
  4473. // .. ==> 0XF8000170[13:8] = 0x0000000AU
  4474. // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
  4475. // .. DIVISOR1 = 0x1
  4476. // .. ==> 0XF8000170[25:20] = 0x00000001U
  4477. // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
  4478. // ..
  4479. EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U),
  4480. // .. SRCSEL = 0x0
  4481. // .. ==> 0XF8000180[5:4] = 0x00000000U
  4482. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  4483. // .. DIVISOR0 = 0xa
  4484. // .. ==> 0XF8000180[13:8] = 0x0000000AU
  4485. // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
  4486. // .. DIVISOR1 = 0x1
  4487. // .. ==> 0XF8000180[25:20] = 0x00000001U
  4488. // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
  4489. // ..
  4490. EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100A00U),
  4491. // .. SRCSEL = 0x0
  4492. // .. ==> 0XF8000190[5:4] = 0x00000000U
  4493. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  4494. // .. DIVISOR0 = 0x1e
  4495. // .. ==> 0XF8000190[13:8] = 0x0000001EU
  4496. // .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
  4497. // .. DIVISOR1 = 0x1
  4498. // .. ==> 0XF8000190[25:20] = 0x00000001U
  4499. // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
  4500. // ..
  4501. EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101E00U),
  4502. // .. SRCSEL = 0x0
  4503. // .. ==> 0XF80001A0[5:4] = 0x00000000U
  4504. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  4505. // .. DIVISOR0 = 0x14
  4506. // .. ==> 0XF80001A0[13:8] = 0x00000014U
  4507. // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
  4508. // .. DIVISOR1 = 0x1
  4509. // .. ==> 0XF80001A0[25:20] = 0x00000001U
  4510. // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
  4511. // ..
  4512. EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
  4513. // .. CLK_621_TRUE = 0x1
  4514. // .. ==> 0XF80001C4[0:0] = 0x00000001U
  4515. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  4516. // ..
  4517. EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
  4518. // .. DMA_CPU_2XCLKACT = 0x1
  4519. // .. ==> 0XF800012C[0:0] = 0x00000001U
  4520. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  4521. // .. USB0_CPU_1XCLKACT = 0x1
  4522. // .. ==> 0XF800012C[2:2] = 0x00000001U
  4523. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  4524. // .. USB1_CPU_1XCLKACT = 0x1
  4525. // .. ==> 0XF800012C[3:3] = 0x00000001U
  4526. // .. ==> MASK : 0x00000008U VAL : 0x00000008U
  4527. // .. GEM0_CPU_1XCLKACT = 0x1
  4528. // .. ==> 0XF800012C[6:6] = 0x00000001U
  4529. // .. ==> MASK : 0x00000040U VAL : 0x00000040U
  4530. // .. GEM1_CPU_1XCLKACT = 0x0
  4531. // .. ==> 0XF800012C[7:7] = 0x00000000U
  4532. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  4533. // .. SDI0_CPU_1XCLKACT = 0x1
  4534. // .. ==> 0XF800012C[10:10] = 0x00000001U
  4535. // .. ==> MASK : 0x00000400U VAL : 0x00000400U
  4536. // .. SDI1_CPU_1XCLKACT = 0x0
  4537. // .. ==> 0XF800012C[11:11] = 0x00000000U
  4538. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  4539. // .. SPI0_CPU_1XCLKACT = 0x0
  4540. // .. ==> 0XF800012C[14:14] = 0x00000000U
  4541. // .. ==> MASK : 0x00004000U VAL : 0x00000000U
  4542. // .. SPI1_CPU_1XCLKACT = 0x0
  4543. // .. ==> 0XF800012C[15:15] = 0x00000000U
  4544. // .. ==> MASK : 0x00008000U VAL : 0x00000000U
  4545. // .. CAN0_CPU_1XCLKACT = 0x0
  4546. // .. ==> 0XF800012C[16:16] = 0x00000000U
  4547. // .. ==> MASK : 0x00010000U VAL : 0x00000000U
  4548. // .. CAN1_CPU_1XCLKACT = 0x0
  4549. // .. ==> 0XF800012C[17:17] = 0x00000000U
  4550. // .. ==> MASK : 0x00020000U VAL : 0x00000000U
  4551. // .. I2C0_CPU_1XCLKACT = 0x1
  4552. // .. ==> 0XF800012C[18:18] = 0x00000001U
  4553. // .. ==> MASK : 0x00040000U VAL : 0x00040000U
  4554. // .. I2C1_CPU_1XCLKACT = 0x1
  4555. // .. ==> 0XF800012C[19:19] = 0x00000001U
  4556. // .. ==> MASK : 0x00080000U VAL : 0x00080000U
  4557. // .. UART0_CPU_1XCLKACT = 0x0
  4558. // .. ==> 0XF800012C[20:20] = 0x00000000U
  4559. // .. ==> MASK : 0x00100000U VAL : 0x00000000U
  4560. // .. UART1_CPU_1XCLKACT = 0x1
  4561. // .. ==> 0XF800012C[21:21] = 0x00000001U
  4562. // .. ==> MASK : 0x00200000U VAL : 0x00200000U
  4563. // .. GPIO_CPU_1XCLKACT = 0x1
  4564. // .. ==> 0XF800012C[22:22] = 0x00000001U
  4565. // .. ==> MASK : 0x00400000U VAL : 0x00400000U
  4566. // .. LQSPI_CPU_1XCLKACT = 0x1
  4567. // .. ==> 0XF800012C[23:23] = 0x00000001U
  4568. // .. ==> MASK : 0x00800000U VAL : 0x00800000U
  4569. // .. SMC_CPU_1XCLKACT = 0x1
  4570. // .. ==> 0XF800012C[24:24] = 0x00000001U
  4571. // .. ==> MASK : 0x01000000U VAL : 0x01000000U
  4572. // ..
  4573. EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
  4574. // .. FINISH: CLOCK CONTROL SLCR REGISTERS
  4575. // .. START: THIS SHOULD BE BLANK
  4576. // .. FINISH: THIS SHOULD BE BLANK
  4577. // .. START: LOCK IT BACK
  4578. // .. LOCK_KEY = 0X767B
  4579. // .. ==> 0XF8000004[15:0] = 0x0000767BU
  4580. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
  4581. // ..
  4582. EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
  4583. // .. FINISH: LOCK IT BACK
  4584. // FINISH: top
  4585. //
  4586. EMIT_EXIT(),
  4587. //
  4588. };
  4589. unsigned long ps7_ddr_init_data_2_0[] = {
  4590. // START: top
  4591. // .. START: DDR INITIALIZATION
  4592. // .. .. START: LOCK DDR
  4593. // .. .. reg_ddrc_soft_rstb = 0
  4594. // .. .. ==> 0XF8006000[0:0] = 0x00000000U
  4595. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  4596. // .. .. reg_ddrc_powerdown_en = 0x0
  4597. // .. .. ==> 0XF8006000[1:1] = 0x00000000U
  4598. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  4599. // .. .. reg_ddrc_data_bus_width = 0x0
  4600. // .. .. ==> 0XF8006000[3:2] = 0x00000000U
  4601. // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
  4602. // .. .. reg_ddrc_burst8_refresh = 0x0
  4603. // .. .. ==> 0XF8006000[6:4] = 0x00000000U
  4604. // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
  4605. // .. .. reg_ddrc_rdwr_idle_gap = 0x1
  4606. // .. .. ==> 0XF8006000[13:7] = 0x00000001U
  4607. // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
  4608. // .. .. reg_ddrc_dis_rd_bypass = 0x0
  4609. // .. .. ==> 0XF8006000[14:14] = 0x00000000U
  4610. // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
  4611. // .. .. reg_ddrc_dis_act_bypass = 0x0
  4612. // .. .. ==> 0XF8006000[15:15] = 0x00000000U
  4613. // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
  4614. // .. .. reg_ddrc_dis_auto_refresh = 0x0
  4615. // .. .. ==> 0XF8006000[16:16] = 0x00000000U
  4616. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  4617. // .. ..
  4618. EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
  4619. // .. .. FINISH: LOCK DDR
  4620. // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
  4621. // .. .. ==> 0XF8006004[11:0] = 0x00000081U
  4622. // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U
  4623. // .. .. reg_ddrc_active_ranks = 0x1
  4624. // .. .. ==> 0XF8006004[13:12] = 0x00000001U
  4625. // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U
  4626. // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
  4627. // .. .. ==> 0XF8006004[18:14] = 0x00000000U
  4628. // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U
  4629. // .. .. reg_ddrc_wr_odt_block = 0x1
  4630. // .. .. ==> 0XF8006004[20:19] = 0x00000001U
  4631. // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U
  4632. // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
  4633. // .. .. ==> 0XF8006004[21:21] = 0x00000000U
  4634. // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
  4635. // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
  4636. // .. .. ==> 0XF8006004[26:22] = 0x00000000U
  4637. // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U
  4638. // .. .. reg_ddrc_addrmap_open_bank = 0x0
  4639. // .. .. ==> 0XF8006004[27:27] = 0x00000000U
  4640. // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
  4641. // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
  4642. // .. .. ==> 0XF8006004[28:28] = 0x00000000U
  4643. // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
  4644. // .. ..
  4645. EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U),
  4646. // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
  4647. // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
  4648. // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU
  4649. // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
  4650. // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
  4651. // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U
  4652. // .. .. reg_ddrc_hpr_xact_run_length = 0xf
  4653. // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
  4654. // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U
  4655. // .. ..
  4656. EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
  4657. // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
  4658. // .. .. ==> 0XF800600C[10:0] = 0x00000001U
  4659. // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
  4660. // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
  4661. // .. .. ==> 0XF800600C[21:11] = 0x00000002U
  4662. // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U
  4663. // .. .. reg_ddrc_lpr_xact_run_length = 0x8
  4664. // .. .. ==> 0XF800600C[25:22] = 0x00000008U
  4665. // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U
  4666. // .. ..
  4667. EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
  4668. // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
  4669. // .. .. ==> 0XF8006010[10:0] = 0x00000001U
  4670. // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
  4671. // .. .. reg_ddrc_w_xact_run_length = 0x8
  4672. // .. .. ==> 0XF8006010[14:11] = 0x00000008U
  4673. // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U
  4674. // .. .. reg_ddrc_w_max_starve_x32 = 0x2
  4675. // .. .. ==> 0XF8006010[25:15] = 0x00000002U
  4676. // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U
  4677. // .. ..
  4678. EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
  4679. // .. .. reg_ddrc_t_rc = 0x1a
  4680. // .. .. ==> 0XF8006014[5:0] = 0x0000001AU
  4681. // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001AU
  4682. // .. .. reg_ddrc_t_rfc_min = 0xa0
  4683. // .. .. ==> 0XF8006014[13:6] = 0x000000A0U
  4684. // .. .. ==> MASK : 0x00003FC0U VAL : 0x00002800U
  4685. // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
  4686. // .. .. ==> 0XF8006014[20:14] = 0x00000010U
  4687. // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U
  4688. // .. ..
  4689. EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004281AU),
  4690. // .. .. reg_ddrc_wr2pre = 0x12
  4691. // .. .. ==> 0XF8006018[4:0] = 0x00000012U
  4692. // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U
  4693. // .. .. reg_ddrc_powerdown_to_x32 = 0x6
  4694. // .. .. ==> 0XF8006018[9:5] = 0x00000006U
  4695. // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U
  4696. // .. .. reg_ddrc_t_faw = 0x16
  4697. // .. .. ==> 0XF8006018[15:10] = 0x00000016U
  4698. // .. .. ==> MASK : 0x0000FC00U VAL : 0x00005800U
  4699. // .. .. reg_ddrc_t_ras_max = 0x24
  4700. // .. .. ==> 0XF8006018[21:16] = 0x00000024U
  4701. // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U
  4702. // .. .. reg_ddrc_t_ras_min = 0x13
  4703. // .. .. ==> 0XF8006018[26:22] = 0x00000013U
  4704. // .. .. ==> MASK : 0x07C00000U VAL : 0x04C00000U
  4705. // .. .. reg_ddrc_t_cke = 0x4
  4706. // .. .. ==> 0XF8006018[31:28] = 0x00000004U
  4707. // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U
  4708. // .. ..
  4709. EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x44E458D2U),
  4710. // .. .. reg_ddrc_write_latency = 0x5
  4711. // .. .. ==> 0XF800601C[4:0] = 0x00000005U
  4712. // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U
  4713. // .. .. reg_ddrc_rd2wr = 0x7
  4714. // .. .. ==> 0XF800601C[9:5] = 0x00000007U
  4715. // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U
  4716. // .. .. reg_ddrc_wr2rd = 0xe
  4717. // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
  4718. // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U
  4719. // .. .. reg_ddrc_t_xp = 0x4
  4720. // .. .. ==> 0XF800601C[19:15] = 0x00000004U
  4721. // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U
  4722. // .. .. reg_ddrc_pad_pd = 0x0
  4723. // .. .. ==> 0XF800601C[22:20] = 0x00000000U
  4724. // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U
  4725. // .. .. reg_ddrc_rd2pre = 0x4
  4726. // .. .. ==> 0XF800601C[27:23] = 0x00000004U
  4727. // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U
  4728. // .. .. reg_ddrc_t_rcd = 0x7
  4729. // .. .. ==> 0XF800601C[31:28] = 0x00000007U
  4730. // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
  4731. // .. ..
  4732. EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
  4733. // .. .. reg_ddrc_t_ccd = 0x4
  4734. // .. .. ==> 0XF8006020[4:2] = 0x00000004U
  4735. // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U
  4736. // .. .. reg_ddrc_t_rrd = 0x6
  4737. // .. .. ==> 0XF8006020[7:5] = 0x00000006U
  4738. // .. .. ==> MASK : 0x000000E0U VAL : 0x000000C0U
  4739. // .. .. reg_ddrc_refresh_margin = 0x2
  4740. // .. .. ==> 0XF8006020[11:8] = 0x00000002U
  4741. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
  4742. // .. .. reg_ddrc_t_rp = 0x7
  4743. // .. .. ==> 0XF8006020[15:12] = 0x00000007U
  4744. // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U
  4745. // .. .. reg_ddrc_refresh_to_x32 = 0x8
  4746. // .. .. ==> 0XF8006020[20:16] = 0x00000008U
  4747. // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U
  4748. // .. .. reg_ddrc_sdram = 0x1
  4749. // .. .. ==> 0XF8006020[21:21] = 0x00000001U
  4750. // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U
  4751. // .. .. reg_ddrc_mobile = 0x0
  4752. // .. .. ==> 0XF8006020[22:22] = 0x00000000U
  4753. // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
  4754. // .. .. reg_ddrc_clock_stop_en = 0x0
  4755. // .. .. ==> 0XF8006020[23:23] = 0x00000000U
  4756. // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
  4757. // .. .. reg_ddrc_read_latency = 0x7
  4758. // .. .. ==> 0XF8006020[28:24] = 0x00000007U
  4759. // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U
  4760. // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
  4761. // .. .. ==> 0XF8006020[29:29] = 0x00000001U
  4762. // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U
  4763. // .. .. reg_ddrc_dis_pad_pd = 0x0
  4764. // .. .. ==> 0XF8006020[30:30] = 0x00000000U
  4765. // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
  4766. // .. .. reg_ddrc_loopback = 0x0
  4767. // .. .. ==> 0XF8006020[31:31] = 0x00000000U
  4768. // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
  4769. // .. ..
  4770. EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x272872D0U),
  4771. // .. .. reg_ddrc_en_2t_timing_mode = 0x0
  4772. // .. .. ==> 0XF8006024[0:0] = 0x00000000U
  4773. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  4774. // .. .. reg_ddrc_prefer_write = 0x0
  4775. // .. .. ==> 0XF8006024[1:1] = 0x00000000U
  4776. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  4777. // .. .. reg_ddrc_max_rank_rd = 0xf
  4778. // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
  4779. // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU
  4780. // .. .. reg_ddrc_mr_wr = 0x0
  4781. // .. .. ==> 0XF8006024[6:6] = 0x00000000U
  4782. // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
  4783. // .. .. reg_ddrc_mr_addr = 0x0
  4784. // .. .. ==> 0XF8006024[8:7] = 0x00000000U
  4785. // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U
  4786. // .. .. reg_ddrc_mr_data = 0x0
  4787. // .. .. ==> 0XF8006024[24:9] = 0x00000000U
  4788. // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U
  4789. // .. .. ddrc_reg_mr_wr_busy = 0x0
  4790. // .. .. ==> 0XF8006024[25:25] = 0x00000000U
  4791. // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
  4792. // .. .. reg_ddrc_mr_type = 0x0
  4793. // .. .. ==> 0XF8006024[26:26] = 0x00000000U
  4794. // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
  4795. // .. .. reg_ddrc_mr_rdata_valid = 0x0
  4796. // .. .. ==> 0XF8006024[27:27] = 0x00000000U
  4797. // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
  4798. // .. ..
  4799. EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU),
  4800. // .. .. reg_ddrc_final_wait_x32 = 0x7
  4801. // .. .. ==> 0XF8006028[6:0] = 0x00000007U
  4802. // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U
  4803. // .. .. reg_ddrc_pre_ocd_x32 = 0x0
  4804. // .. .. ==> 0XF8006028[10:7] = 0x00000000U
  4805. // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U
  4806. // .. .. reg_ddrc_t_mrd = 0x4
  4807. // .. .. ==> 0XF8006028[13:11] = 0x00000004U
  4808. // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U
  4809. // .. ..
  4810. EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
  4811. // .. .. reg_ddrc_emr2 = 0x8
  4812. // .. .. ==> 0XF800602C[15:0] = 0x00000008U
  4813. // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U
  4814. // .. .. reg_ddrc_emr3 = 0x0
  4815. // .. .. ==> 0XF800602C[31:16] = 0x00000000U
  4816. // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U
  4817. // .. ..
  4818. EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
  4819. // .. .. reg_ddrc_mr = 0x930
  4820. // .. .. ==> 0XF8006030[15:0] = 0x00000930U
  4821. // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U
  4822. // .. .. reg_ddrc_emr = 0x4
  4823. // .. .. ==> 0XF8006030[31:16] = 0x00000004U
  4824. // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U
  4825. // .. ..
  4826. EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
  4827. // .. .. reg_ddrc_burst_rdwr = 0x4
  4828. // .. .. ==> 0XF8006034[3:0] = 0x00000004U
  4829. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U
  4830. // .. .. reg_ddrc_pre_cke_x1024 = 0x105
  4831. // .. .. ==> 0XF8006034[13:4] = 0x00000105U
  4832. // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U
  4833. // .. .. reg_ddrc_post_cke_x1024 = 0x1
  4834. // .. .. ==> 0XF8006034[25:16] = 0x00000001U
  4835. // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U
  4836. // .. .. reg_ddrc_burstchop = 0x0
  4837. // .. .. ==> 0XF8006034[28:28] = 0x00000000U
  4838. // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
  4839. // .. ..
  4840. EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
  4841. // .. .. reg_ddrc_force_low_pri_n = 0x0
  4842. // .. .. ==> 0XF8006038[0:0] = 0x00000000U
  4843. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  4844. // .. .. reg_ddrc_dis_dq = 0x0
  4845. // .. .. ==> 0XF8006038[1:1] = 0x00000000U
  4846. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  4847. // .. .. reg_phy_debug_mode = 0x0
  4848. // .. .. ==> 0XF8006038[6:6] = 0x00000000U
  4849. // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
  4850. // .. .. reg_phy_wr_level_start = 0x0
  4851. // .. .. ==> 0XF8006038[7:7] = 0x00000000U
  4852. // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
  4853. // .. .. reg_phy_rd_level_start = 0x0
  4854. // .. .. ==> 0XF8006038[8:8] = 0x00000000U
  4855. // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
  4856. // .. .. reg_phy_dq0_wait_t = 0x0
  4857. // .. .. ==> 0XF8006038[12:9] = 0x00000000U
  4858. // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U
  4859. // .. ..
  4860. EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U),
  4861. // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
  4862. // .. .. ==> 0XF800603C[3:0] = 0x00000007U
  4863. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U
  4864. // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
  4865. // .. .. ==> 0XF800603C[7:4] = 0x00000007U
  4866. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U
  4867. // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
  4868. // .. .. ==> 0XF800603C[11:8] = 0x00000007U
  4869. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U
  4870. // .. .. reg_ddrc_addrmap_col_b5 = 0x0
  4871. // .. .. ==> 0XF800603C[15:12] = 0x00000000U
  4872. // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
  4873. // .. .. reg_ddrc_addrmap_col_b6 = 0x0
  4874. // .. .. ==> 0XF800603C[19:16] = 0x00000000U
  4875. // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
  4876. // .. ..
  4877. EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
  4878. // .. .. reg_ddrc_addrmap_col_b2 = 0x0
  4879. // .. .. ==> 0XF8006040[3:0] = 0x00000000U
  4880. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
  4881. // .. .. reg_ddrc_addrmap_col_b3 = 0x0
  4882. // .. .. ==> 0XF8006040[7:4] = 0x00000000U
  4883. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
  4884. // .. .. reg_ddrc_addrmap_col_b4 = 0x0
  4885. // .. .. ==> 0XF8006040[11:8] = 0x00000000U
  4886. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
  4887. // .. .. reg_ddrc_addrmap_col_b7 = 0x0
  4888. // .. .. ==> 0XF8006040[15:12] = 0x00000000U
  4889. // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
  4890. // .. .. reg_ddrc_addrmap_col_b8 = 0x0
  4891. // .. .. ==> 0XF8006040[19:16] = 0x00000000U
  4892. // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
  4893. // .. .. reg_ddrc_addrmap_col_b9 = 0xf
  4894. // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
  4895. // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U
  4896. // .. .. reg_ddrc_addrmap_col_b10 = 0xf
  4897. // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
  4898. // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
  4899. // .. .. reg_ddrc_addrmap_col_b11 = 0xf
  4900. // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
  4901. // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U
  4902. // .. ..
  4903. EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
  4904. // .. .. reg_ddrc_addrmap_row_b0 = 0x6
  4905. // .. .. ==> 0XF8006044[3:0] = 0x00000006U
  4906. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U
  4907. // .. .. reg_ddrc_addrmap_row_b1 = 0x6
  4908. // .. .. ==> 0XF8006044[7:4] = 0x00000006U
  4909. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U
  4910. // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
  4911. // .. .. ==> 0XF8006044[11:8] = 0x00000006U
  4912. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U
  4913. // .. .. reg_ddrc_addrmap_row_b12 = 0x6
  4914. // .. .. ==> 0XF8006044[15:12] = 0x00000006U
  4915. // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
  4916. // .. .. reg_ddrc_addrmap_row_b13 = 0x6
  4917. // .. .. ==> 0XF8006044[19:16] = 0x00000006U
  4918. // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
  4919. // .. .. reg_ddrc_addrmap_row_b14 = 0x6
  4920. // .. .. ==> 0XF8006044[23:20] = 0x00000006U
  4921. // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U
  4922. // .. .. reg_ddrc_addrmap_row_b15 = 0xf
  4923. // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
  4924. // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
  4925. // .. ..
  4926. EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
  4927. // .. .. reg_ddrc_rank0_rd_odt = 0x0
  4928. // .. .. ==> 0XF8006048[2:0] = 0x00000000U
  4929. // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
  4930. // .. .. reg_ddrc_rank0_wr_odt = 0x1
  4931. // .. .. ==> 0XF8006048[5:3] = 0x00000001U
  4932. // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U
  4933. // .. .. reg_ddrc_rank1_rd_odt = 0x1
  4934. // .. .. ==> 0XF8006048[8:6] = 0x00000001U
  4935. // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U
  4936. // .. .. reg_ddrc_rank1_wr_odt = 0x1
  4937. // .. .. ==> 0XF8006048[11:9] = 0x00000001U
  4938. // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  4939. // .. .. reg_phy_rd_local_odt = 0x0
  4940. // .. .. ==> 0XF8006048[13:12] = 0x00000000U
  4941. // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U
  4942. // .. .. reg_phy_wr_local_odt = 0x3
  4943. // .. .. ==> 0XF8006048[15:14] = 0x00000003U
  4944. // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U
  4945. // .. .. reg_phy_idle_local_odt = 0x3
  4946. // .. .. ==> 0XF8006048[17:16] = 0x00000003U
  4947. // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U
  4948. // .. .. reg_ddrc_rank2_rd_odt = 0x0
  4949. // .. .. ==> 0XF8006048[20:18] = 0x00000000U
  4950. // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U
  4951. // .. .. reg_ddrc_rank2_wr_odt = 0x0
  4952. // .. .. ==> 0XF8006048[23:21] = 0x00000000U
  4953. // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U
  4954. // .. .. reg_ddrc_rank3_rd_odt = 0x0
  4955. // .. .. ==> 0XF8006048[26:24] = 0x00000000U
  4956. // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U
  4957. // .. .. reg_ddrc_rank3_wr_odt = 0x0
  4958. // .. .. ==> 0XF8006048[29:27] = 0x00000000U
  4959. // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U
  4960. // .. ..
  4961. EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U),
  4962. // .. .. reg_phy_rd_cmd_to_data = 0x0
  4963. // .. .. ==> 0XF8006050[3:0] = 0x00000000U
  4964. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
  4965. // .. .. reg_phy_wr_cmd_to_data = 0x0
  4966. // .. .. ==> 0XF8006050[7:4] = 0x00000000U
  4967. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
  4968. // .. .. reg_phy_rdc_we_to_re_delay = 0x8
  4969. // .. .. ==> 0XF8006050[11:8] = 0x00000008U
  4970. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U
  4971. // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
  4972. // .. .. ==> 0XF8006050[15:15] = 0x00000000U
  4973. // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
  4974. // .. .. reg_phy_use_fixed_re = 0x1
  4975. // .. .. ==> 0XF8006050[16:16] = 0x00000001U
  4976. // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
  4977. // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
  4978. // .. .. ==> 0XF8006050[17:17] = 0x00000000U
  4979. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  4980. // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
  4981. // .. .. ==> 0XF8006050[18:18] = 0x00000000U
  4982. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  4983. // .. .. reg_phy_clk_stall_level = 0x0
  4984. // .. .. ==> 0XF8006050[19:19] = 0x00000000U
  4985. // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
  4986. // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
  4987. // .. .. ==> 0XF8006050[27:24] = 0x00000007U
  4988. // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U
  4989. // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
  4990. // .. .. ==> 0XF8006050[31:28] = 0x00000007U
  4991. // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
  4992. // .. ..
  4993. EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
  4994. // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
  4995. // .. .. ==> 0XF8006058[7:0] = 0x00000001U
  4996. // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U
  4997. // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
  4998. // .. .. ==> 0XF8006058[15:8] = 0x00000001U
  4999. // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U
  5000. // .. .. reg_ddrc_dis_dll_calib = 0x0
  5001. // .. .. ==> 0XF8006058[16:16] = 0x00000000U
  5002. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  5003. // .. ..
  5004. EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U),
  5005. // .. .. reg_ddrc_rd_odt_delay = 0x3
  5006. // .. .. ==> 0XF800605C[3:0] = 0x00000003U
  5007. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U
  5008. // .. .. reg_ddrc_wr_odt_delay = 0x0
  5009. // .. .. ==> 0XF800605C[7:4] = 0x00000000U
  5010. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
  5011. // .. .. reg_ddrc_rd_odt_hold = 0x0
  5012. // .. .. ==> 0XF800605C[11:8] = 0x00000000U
  5013. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
  5014. // .. .. reg_ddrc_wr_odt_hold = 0x5
  5015. // .. .. ==> 0XF800605C[15:12] = 0x00000005U
  5016. // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U
  5017. // .. ..
  5018. EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
  5019. // .. .. reg_ddrc_pageclose = 0x0
  5020. // .. .. ==> 0XF8006060[0:0] = 0x00000000U
  5021. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  5022. // .. .. reg_ddrc_lpr_num_entries = 0x1f
  5023. // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
  5024. // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU
  5025. // .. .. reg_ddrc_auto_pre_en = 0x0
  5026. // .. .. ==> 0XF8006060[7:7] = 0x00000000U
  5027. // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
  5028. // .. .. reg_ddrc_refresh_update_level = 0x0
  5029. // .. .. ==> 0XF8006060[8:8] = 0x00000000U
  5030. // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
  5031. // .. .. reg_ddrc_dis_wc = 0x0
  5032. // .. .. ==> 0XF8006060[9:9] = 0x00000000U
  5033. // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
  5034. // .. .. reg_ddrc_dis_collision_page_opt = 0x0
  5035. // .. .. ==> 0XF8006060[10:10] = 0x00000000U
  5036. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  5037. // .. .. reg_ddrc_selfref_en = 0x0
  5038. // .. .. ==> 0XF8006060[12:12] = 0x00000000U
  5039. // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U
  5040. // .. ..
  5041. EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
  5042. // .. .. reg_ddrc_go2critical_hysteresis = 0x0
  5043. // .. .. ==> 0XF8006064[12:5] = 0x00000000U
  5044. // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U
  5045. // .. .. reg_arb_go2critical_en = 0x1
  5046. // .. .. ==> 0XF8006064[17:17] = 0x00000001U
  5047. // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U
  5048. // .. ..
  5049. EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
  5050. // .. .. reg_ddrc_wrlvl_ww = 0x41
  5051. // .. .. ==> 0XF8006068[7:0] = 0x00000041U
  5052. // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U
  5053. // .. .. reg_ddrc_rdlvl_rr = 0x41
  5054. // .. .. ==> 0XF8006068[15:8] = 0x00000041U
  5055. // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U
  5056. // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
  5057. // .. .. ==> 0XF8006068[25:16] = 0x00000028U
  5058. // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U
  5059. // .. ..
  5060. EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
  5061. // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
  5062. // .. .. ==> 0XF800606C[7:0] = 0x00000010U
  5063. // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U
  5064. // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
  5065. // .. .. ==> 0XF800606C[15:8] = 0x00000016U
  5066. // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U
  5067. // .. ..
  5068. EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
  5069. // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
  5070. // .. .. ==> 0XF8006078[3:0] = 0x00000001U
  5071. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U
  5072. // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
  5073. // .. .. ==> 0XF8006078[7:4] = 0x00000001U
  5074. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U
  5075. // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
  5076. // .. .. ==> 0XF8006078[11:8] = 0x00000001U
  5077. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U
  5078. // .. .. reg_ddrc_t_cksre = 0x6
  5079. // .. .. ==> 0XF8006078[15:12] = 0x00000006U
  5080. // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
  5081. // .. .. reg_ddrc_t_cksrx = 0x6
  5082. // .. .. ==> 0XF8006078[19:16] = 0x00000006U
  5083. // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
  5084. // .. .. reg_ddrc_t_ckesr = 0x4
  5085. // .. .. ==> 0XF8006078[25:20] = 0x00000004U
  5086. // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U
  5087. // .. ..
  5088. EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U),
  5089. // .. .. reg_ddrc_t_ckpde = 0x2
  5090. // .. .. ==> 0XF800607C[3:0] = 0x00000002U
  5091. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U
  5092. // .. .. reg_ddrc_t_ckpdx = 0x2
  5093. // .. .. ==> 0XF800607C[7:4] = 0x00000002U
  5094. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
  5095. // .. .. reg_ddrc_t_ckdpde = 0x2
  5096. // .. .. ==> 0XF800607C[11:8] = 0x00000002U
  5097. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
  5098. // .. .. reg_ddrc_t_ckdpdx = 0x2
  5099. // .. .. ==> 0XF800607C[15:12] = 0x00000002U
  5100. // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U
  5101. // .. .. reg_ddrc_t_ckcsx = 0x3
  5102. // .. .. ==> 0XF800607C[19:16] = 0x00000003U
  5103. // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U
  5104. // .. ..
  5105. EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U),
  5106. // .. .. refresh_timer0_start_value_x32 = 0x0
  5107. // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
  5108. // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U
  5109. // .. .. refresh_timer1_start_value_x32 = 0x8
  5110. // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
  5111. // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U
  5112. // .. ..
  5113. EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U),
  5114. // .. .. reg_ddrc_dis_auto_zq = 0x0
  5115. // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
  5116. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  5117. // .. .. reg_ddrc_ddr3 = 0x1
  5118. // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
  5119. // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
  5120. // .. .. reg_ddrc_t_mod = 0x200
  5121. // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
  5122. // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U
  5123. // .. .. reg_ddrc_t_zq_long_nop = 0x200
  5124. // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
  5125. // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U
  5126. // .. .. reg_ddrc_t_zq_short_nop = 0x40
  5127. // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
  5128. // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U
  5129. // .. ..
  5130. EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
  5131. // .. .. t_zq_short_interval_x1024 = 0xcb73
  5132. // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
  5133. // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U
  5134. // .. .. dram_rstn_x1024 = 0x69
  5135. // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
  5136. // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U
  5137. // .. ..
  5138. EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
  5139. // .. .. deeppowerdown_en = 0x0
  5140. // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
  5141. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  5142. // .. .. deeppowerdown_to_x1024 = 0xff
  5143. // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
  5144. // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU
  5145. // .. ..
  5146. EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
  5147. // .. .. dfi_wrlvl_max_x1024 = 0xfff
  5148. // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
  5149. // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU
  5150. // .. .. dfi_rdlvl_max_x1024 = 0xfff
  5151. // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
  5152. // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U
  5153. // .. .. ddrc_reg_twrlvl_max_error = 0x0
  5154. // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
  5155. // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
  5156. // .. .. ddrc_reg_trdlvl_max_error = 0x0
  5157. // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
  5158. // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
  5159. // .. .. reg_ddrc_dfi_wr_level_en = 0x1
  5160. // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
  5161. // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
  5162. // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
  5163. // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
  5164. // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
  5165. // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
  5166. // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
  5167. // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
  5168. // .. ..
  5169. EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
  5170. // .. .. reg_ddrc_2t_delay = 0x0
  5171. // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
  5172. // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U
  5173. // .. .. reg_ddrc_skip_ocd = 0x1
  5174. // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
  5175. // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U
  5176. // .. .. reg_ddrc_dis_pre_bypass = 0x0
  5177. // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
  5178. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  5179. // .. ..
  5180. EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U),
  5181. // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
  5182. // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
  5183. // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U
  5184. // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
  5185. // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
  5186. // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U
  5187. // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
  5188. // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
  5189. // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U
  5190. // .. ..
  5191. EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
  5192. // .. .. START: RESET ECC ERROR
  5193. // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
  5194. // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
  5195. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  5196. // .. .. Clear_Correctable_DRAM_ECC_error = 1
  5197. // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
  5198. // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
  5199. // .. ..
  5200. EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
  5201. // .. .. FINISH: RESET ECC ERROR
  5202. // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
  5203. // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
  5204. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  5205. // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
  5206. // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
  5207. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  5208. // .. ..
  5209. EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
  5210. // .. .. CORR_ECC_LOG_VALID = 0x0
  5211. // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
  5212. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  5213. // .. .. ECC_CORRECTED_BIT_NUM = 0x0
  5214. // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
  5215. // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U
  5216. // .. ..
  5217. EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
  5218. // .. .. UNCORR_ECC_LOG_VALID = 0x0
  5219. // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
  5220. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  5221. // .. ..
  5222. EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
  5223. // .. .. STAT_NUM_CORR_ERR = 0x0
  5224. // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
  5225. // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U
  5226. // .. .. STAT_NUM_UNCORR_ERR = 0x0
  5227. // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
  5228. // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U
  5229. // .. ..
  5230. EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
  5231. // .. .. reg_ddrc_ecc_mode = 0x0
  5232. // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
  5233. // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
  5234. // .. .. reg_ddrc_dis_scrub = 0x1
  5235. // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
  5236. // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
  5237. // .. ..
  5238. EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
  5239. // .. .. reg_phy_dif_on = 0x0
  5240. // .. .. ==> 0XF8006114[3:0] = 0x00000000U
  5241. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
  5242. // .. .. reg_phy_dif_off = 0x0
  5243. // .. .. ==> 0XF8006114[7:4] = 0x00000000U
  5244. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
  5245. // .. ..
  5246. EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
  5247. // .. .. reg_phy_data_slice_in_use = 0x1
  5248. // .. .. ==> 0XF8006118[0:0] = 0x00000001U
  5249. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  5250. // .. .. reg_phy_rdlvl_inc_mode = 0x0
  5251. // .. .. ==> 0XF8006118[1:1] = 0x00000000U
  5252. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  5253. // .. .. reg_phy_gatelvl_inc_mode = 0x0
  5254. // .. .. ==> 0XF8006118[2:2] = 0x00000000U
  5255. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  5256. // .. .. reg_phy_wrlvl_inc_mode = 0x0
  5257. // .. .. ==> 0XF8006118[3:3] = 0x00000000U
  5258. // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
  5259. // .. .. reg_phy_board_lpbk_tx = 0x0
  5260. // .. .. ==> 0XF8006118[4:4] = 0x00000000U
  5261. // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  5262. // .. .. reg_phy_board_lpbk_rx = 0x0
  5263. // .. .. ==> 0XF8006118[5:5] = 0x00000000U
  5264. // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
  5265. // .. .. reg_phy_bist_shift_dq = 0x0
  5266. // .. .. ==> 0XF8006118[14:6] = 0x00000000U
  5267. // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
  5268. // .. .. reg_phy_bist_err_clr = 0x0
  5269. // .. .. ==> 0XF8006118[23:15] = 0x00000000U
  5270. // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
  5271. // .. .. reg_phy_dq_offset = 0x40
  5272. // .. .. ==> 0XF8006118[30:24] = 0x00000040U
  5273. // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
  5274. // .. ..
  5275. EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U),
  5276. // .. .. reg_phy_data_slice_in_use = 0x1
  5277. // .. .. ==> 0XF800611C[0:0] = 0x00000001U
  5278. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  5279. // .. .. reg_phy_rdlvl_inc_mode = 0x0
  5280. // .. .. ==> 0XF800611C[1:1] = 0x00000000U
  5281. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  5282. // .. .. reg_phy_gatelvl_inc_mode = 0x0
  5283. // .. .. ==> 0XF800611C[2:2] = 0x00000000U
  5284. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  5285. // .. .. reg_phy_wrlvl_inc_mode = 0x0
  5286. // .. .. ==> 0XF800611C[3:3] = 0x00000000U
  5287. // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
  5288. // .. .. reg_phy_board_lpbk_tx = 0x0
  5289. // .. .. ==> 0XF800611C[4:4] = 0x00000000U
  5290. // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  5291. // .. .. reg_phy_board_lpbk_rx = 0x0
  5292. // .. .. ==> 0XF800611C[5:5] = 0x00000000U
  5293. // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
  5294. // .. .. reg_phy_bist_shift_dq = 0x0
  5295. // .. .. ==> 0XF800611C[14:6] = 0x00000000U
  5296. // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
  5297. // .. .. reg_phy_bist_err_clr = 0x0
  5298. // .. .. ==> 0XF800611C[23:15] = 0x00000000U
  5299. // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
  5300. // .. .. reg_phy_dq_offset = 0x40
  5301. // .. .. ==> 0XF800611C[30:24] = 0x00000040U
  5302. // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
  5303. // .. ..
  5304. EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U),
  5305. // .. .. reg_phy_data_slice_in_use = 0x1
  5306. // .. .. ==> 0XF8006120[0:0] = 0x00000001U
  5307. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  5308. // .. .. reg_phy_rdlvl_inc_mode = 0x0
  5309. // .. .. ==> 0XF8006120[1:1] = 0x00000000U
  5310. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  5311. // .. .. reg_phy_gatelvl_inc_mode = 0x0
  5312. // .. .. ==> 0XF8006120[2:2] = 0x00000000U
  5313. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  5314. // .. .. reg_phy_wrlvl_inc_mode = 0x0
  5315. // .. .. ==> 0XF8006120[3:3] = 0x00000000U
  5316. // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
  5317. // .. .. reg_phy_board_lpbk_tx = 0x0
  5318. // .. .. ==> 0XF8006120[4:4] = 0x00000000U
  5319. // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  5320. // .. .. reg_phy_board_lpbk_rx = 0x0
  5321. // .. .. ==> 0XF8006120[5:5] = 0x00000000U
  5322. // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
  5323. // .. .. reg_phy_bist_shift_dq = 0x0
  5324. // .. .. ==> 0XF8006120[14:6] = 0x00000000U
  5325. // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
  5326. // .. .. reg_phy_bist_err_clr = 0x0
  5327. // .. .. ==> 0XF8006120[23:15] = 0x00000000U
  5328. // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
  5329. // .. .. reg_phy_dq_offset = 0x40
  5330. // .. .. ==> 0XF8006120[30:24] = 0x00000040U
  5331. // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
  5332. // .. .. reg_phy_data_slice_in_use = 0x1
  5333. // .. .. ==> 0XF8006120[0:0] = 0x00000001U
  5334. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  5335. // .. .. reg_phy_rdlvl_inc_mode = 0x0
  5336. // .. .. ==> 0XF8006120[1:1] = 0x00000000U
  5337. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  5338. // .. .. reg_phy_gatelvl_inc_mode = 0x0
  5339. // .. .. ==> 0XF8006120[2:2] = 0x00000000U
  5340. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  5341. // .. .. reg_phy_wrlvl_inc_mode = 0x0
  5342. // .. .. ==> 0XF8006120[3:3] = 0x00000000U
  5343. // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
  5344. // .. .. reg_phy_board_lpbk_tx = 0x0
  5345. // .. .. ==> 0XF8006120[4:4] = 0x00000000U
  5346. // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  5347. // .. .. reg_phy_board_lpbk_rx = 0x0
  5348. // .. .. ==> 0XF8006120[5:5] = 0x00000000U
  5349. // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
  5350. // .. .. reg_phy_bist_shift_dq = 0x0
  5351. // .. .. ==> 0XF8006120[14:6] = 0x00000000U
  5352. // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
  5353. // .. .. reg_phy_bist_err_clr = 0x0
  5354. // .. .. ==> 0XF8006120[23:15] = 0x00000000U
  5355. // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
  5356. // .. .. reg_phy_dq_offset = 0x40
  5357. // .. .. ==> 0XF8006120[30:24] = 0x00000040U
  5358. // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
  5359. // .. ..
  5360. EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U),
  5361. // .. .. reg_phy_data_slice_in_use = 0x1
  5362. // .. .. ==> 0XF8006124[0:0] = 0x00000001U
  5363. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  5364. // .. .. reg_phy_rdlvl_inc_mode = 0x0
  5365. // .. .. ==> 0XF8006124[1:1] = 0x00000000U
  5366. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  5367. // .. .. reg_phy_gatelvl_inc_mode = 0x0
  5368. // .. .. ==> 0XF8006124[2:2] = 0x00000000U
  5369. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  5370. // .. .. reg_phy_wrlvl_inc_mode = 0x0
  5371. // .. .. ==> 0XF8006124[3:3] = 0x00000000U
  5372. // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
  5373. // .. .. reg_phy_board_lpbk_tx = 0x0
  5374. // .. .. ==> 0XF8006124[4:4] = 0x00000000U
  5375. // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  5376. // .. .. reg_phy_board_lpbk_rx = 0x0
  5377. // .. .. ==> 0XF8006124[5:5] = 0x00000000U
  5378. // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
  5379. // .. .. reg_phy_bist_shift_dq = 0x0
  5380. // .. .. ==> 0XF8006124[14:6] = 0x00000000U
  5381. // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
  5382. // .. .. reg_phy_bist_err_clr = 0x0
  5383. // .. .. ==> 0XF8006124[23:15] = 0x00000000U
  5384. // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
  5385. // .. .. reg_phy_dq_offset = 0x40
  5386. // .. .. ==> 0XF8006124[30:24] = 0x00000040U
  5387. // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
  5388. // .. ..
  5389. EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U),
  5390. // .. .. reg_phy_wrlvl_init_ratio = 0x0
  5391. // .. .. ==> 0XF800612C[9:0] = 0x00000000U
  5392. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U
  5393. // .. .. reg_phy_gatelvl_init_ratio = 0xb0
  5394. // .. .. ==> 0XF800612C[19:10] = 0x000000B0U
  5395. // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002C000U
  5396. // .. ..
  5397. EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0002C000U),
  5398. // .. .. reg_phy_wrlvl_init_ratio = 0x0
  5399. // .. .. ==> 0XF8006130[9:0] = 0x00000000U
  5400. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U
  5401. // .. .. reg_phy_gatelvl_init_ratio = 0xb1
  5402. // .. .. ==> 0XF8006130[19:10] = 0x000000B1U
  5403. // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002C400U
  5404. // .. ..
  5405. EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x0002C400U),
  5406. // .. .. reg_phy_wrlvl_init_ratio = 0x3
  5407. // .. .. ==> 0XF8006134[9:0] = 0x00000003U
  5408. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U
  5409. // .. .. reg_phy_gatelvl_init_ratio = 0xbc
  5410. // .. .. ==> 0XF8006134[19:10] = 0x000000BCU
  5411. // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002F000U
  5412. // .. ..
  5413. EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0002F003U),
  5414. // .. .. reg_phy_wrlvl_init_ratio = 0x3
  5415. // .. .. ==> 0XF8006138[9:0] = 0x00000003U
  5416. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U
  5417. // .. .. reg_phy_gatelvl_init_ratio = 0xbb
  5418. // .. .. ==> 0XF8006138[19:10] = 0x000000BBU
  5419. // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002EC00U
  5420. // .. ..
  5421. EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0002EC03U),
  5422. // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
  5423. // .. .. ==> 0XF8006140[9:0] = 0x00000035U
  5424. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
  5425. // .. .. reg_phy_rd_dqs_slave_force = 0x0
  5426. // .. .. ==> 0XF8006140[10:10] = 0x00000000U
  5427. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  5428. // .. .. reg_phy_rd_dqs_slave_delay = 0x0
  5429. // .. .. ==> 0XF8006140[19:11] = 0x00000000U
  5430. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  5431. // .. ..
  5432. EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
  5433. // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
  5434. // .. .. ==> 0XF8006144[9:0] = 0x00000035U
  5435. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
  5436. // .. .. reg_phy_rd_dqs_slave_force = 0x0
  5437. // .. .. ==> 0XF8006144[10:10] = 0x00000000U
  5438. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  5439. // .. .. reg_phy_rd_dqs_slave_delay = 0x0
  5440. // .. .. ==> 0XF8006144[19:11] = 0x00000000U
  5441. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  5442. // .. ..
  5443. EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
  5444. // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
  5445. // .. .. ==> 0XF8006148[9:0] = 0x00000035U
  5446. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
  5447. // .. .. reg_phy_rd_dqs_slave_force = 0x0
  5448. // .. .. ==> 0XF8006148[10:10] = 0x00000000U
  5449. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  5450. // .. .. reg_phy_rd_dqs_slave_delay = 0x0
  5451. // .. .. ==> 0XF8006148[19:11] = 0x00000000U
  5452. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  5453. // .. ..
  5454. EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
  5455. // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
  5456. // .. .. ==> 0XF800614C[9:0] = 0x00000035U
  5457. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
  5458. // .. .. reg_phy_rd_dqs_slave_force = 0x0
  5459. // .. .. ==> 0XF800614C[10:10] = 0x00000000U
  5460. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  5461. // .. .. reg_phy_rd_dqs_slave_delay = 0x0
  5462. // .. .. ==> 0XF800614C[19:11] = 0x00000000U
  5463. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  5464. // .. ..
  5465. EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
  5466. // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
  5467. // .. .. ==> 0XF8006154[9:0] = 0x00000077U
  5468. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000077U
  5469. // .. .. reg_phy_wr_dqs_slave_force = 0x0
  5470. // .. .. ==> 0XF8006154[10:10] = 0x00000000U
  5471. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  5472. // .. .. reg_phy_wr_dqs_slave_delay = 0x0
  5473. // .. .. ==> 0XF8006154[19:11] = 0x00000000U
  5474. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  5475. // .. ..
  5476. EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x00000077U),
  5477. // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
  5478. // .. .. ==> 0XF8006158[9:0] = 0x00000077U
  5479. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000077U
  5480. // .. .. reg_phy_wr_dqs_slave_force = 0x0
  5481. // .. .. ==> 0XF8006158[10:10] = 0x00000000U
  5482. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  5483. // .. .. reg_phy_wr_dqs_slave_delay = 0x0
  5484. // .. .. ==> 0XF8006158[19:11] = 0x00000000U
  5485. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  5486. // .. ..
  5487. EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000077U),
  5488. // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
  5489. // .. .. ==> 0XF800615C[9:0] = 0x00000083U
  5490. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U
  5491. // .. .. reg_phy_wr_dqs_slave_force = 0x0
  5492. // .. .. ==> 0XF800615C[10:10] = 0x00000000U
  5493. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  5494. // .. .. reg_phy_wr_dqs_slave_delay = 0x0
  5495. // .. .. ==> 0XF800615C[19:11] = 0x00000000U
  5496. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  5497. // .. ..
  5498. EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x00000083U),
  5499. // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
  5500. // .. .. ==> 0XF8006160[9:0] = 0x00000083U
  5501. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U
  5502. // .. .. reg_phy_wr_dqs_slave_force = 0x0
  5503. // .. .. ==> 0XF8006160[10:10] = 0x00000000U
  5504. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  5505. // .. .. reg_phy_wr_dqs_slave_delay = 0x0
  5506. // .. .. ==> 0XF8006160[19:11] = 0x00000000U
  5507. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  5508. // .. ..
  5509. EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x00000083U),
  5510. // .. .. reg_phy_fifo_we_slave_ratio = 0x105
  5511. // .. .. ==> 0XF8006168[10:0] = 0x00000105U
  5512. // .. .. ==> MASK : 0x000007FFU VAL : 0x00000105U
  5513. // .. .. reg_phy_fifo_we_in_force = 0x0
  5514. // .. .. ==> 0XF8006168[11:11] = 0x00000000U
  5515. // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
  5516. // .. .. reg_phy_fifo_we_in_delay = 0x0
  5517. // .. .. ==> 0XF8006168[20:12] = 0x00000000U
  5518. // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
  5519. // .. ..
  5520. EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000105U),
  5521. // .. .. reg_phy_fifo_we_slave_ratio = 0x106
  5522. // .. .. ==> 0XF800616C[10:0] = 0x00000106U
  5523. // .. .. ==> MASK : 0x000007FFU VAL : 0x00000106U
  5524. // .. .. reg_phy_fifo_we_in_force = 0x0
  5525. // .. .. ==> 0XF800616C[11:11] = 0x00000000U
  5526. // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
  5527. // .. .. reg_phy_fifo_we_in_delay = 0x0
  5528. // .. .. ==> 0XF800616C[20:12] = 0x00000000U
  5529. // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
  5530. // .. ..
  5531. EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000106U),
  5532. // .. .. reg_phy_fifo_we_slave_ratio = 0x111
  5533. // .. .. ==> 0XF8006170[10:0] = 0x00000111U
  5534. // .. .. ==> MASK : 0x000007FFU VAL : 0x00000111U
  5535. // .. .. reg_phy_fifo_we_in_force = 0x0
  5536. // .. .. ==> 0XF8006170[11:11] = 0x00000000U
  5537. // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
  5538. // .. .. reg_phy_fifo_we_in_delay = 0x0
  5539. // .. .. ==> 0XF8006170[20:12] = 0x00000000U
  5540. // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
  5541. // .. ..
  5542. EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000111U),
  5543. // .. .. reg_phy_fifo_we_slave_ratio = 0x110
  5544. // .. .. ==> 0XF8006174[10:0] = 0x00000110U
  5545. // .. .. ==> MASK : 0x000007FFU VAL : 0x00000110U
  5546. // .. .. reg_phy_fifo_we_in_force = 0x0
  5547. // .. .. ==> 0XF8006174[11:11] = 0x00000000U
  5548. // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
  5549. // .. .. reg_phy_fifo_we_in_delay = 0x0
  5550. // .. .. ==> 0XF8006174[20:12] = 0x00000000U
  5551. // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
  5552. // .. ..
  5553. EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000110U),
  5554. // .. .. reg_phy_wr_data_slave_ratio = 0xb7
  5555. // .. .. ==> 0XF800617C[9:0] = 0x000000B7U
  5556. // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B7U
  5557. // .. .. reg_phy_wr_data_slave_force = 0x0
  5558. // .. .. ==> 0XF800617C[10:10] = 0x00000000U
  5559. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  5560. // .. .. reg_phy_wr_data_slave_delay = 0x0
  5561. // .. .. ==> 0XF800617C[19:11] = 0x00000000U
  5562. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  5563. // .. ..
  5564. EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000B7U),
  5565. // .. .. reg_phy_wr_data_slave_ratio = 0xb7
  5566. // .. .. ==> 0XF8006180[9:0] = 0x000000B7U
  5567. // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B7U
  5568. // .. .. reg_phy_wr_data_slave_force = 0x0
  5569. // .. .. ==> 0XF8006180[10:10] = 0x00000000U
  5570. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  5571. // .. .. reg_phy_wr_data_slave_delay = 0x0
  5572. // .. .. ==> 0XF8006180[19:11] = 0x00000000U
  5573. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  5574. // .. ..
  5575. EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000B7U),
  5576. // .. .. reg_phy_wr_data_slave_ratio = 0xc3
  5577. // .. .. ==> 0XF8006184[9:0] = 0x000000C3U
  5578. // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U
  5579. // .. .. reg_phy_wr_data_slave_force = 0x0
  5580. // .. .. ==> 0XF8006184[10:10] = 0x00000000U
  5581. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  5582. // .. .. reg_phy_wr_data_slave_delay = 0x0
  5583. // .. .. ==> 0XF8006184[19:11] = 0x00000000U
  5584. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  5585. // .. ..
  5586. EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000C3U),
  5587. // .. .. reg_phy_wr_data_slave_ratio = 0xc3
  5588. // .. .. ==> 0XF8006188[9:0] = 0x000000C3U
  5589. // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U
  5590. // .. .. reg_phy_wr_data_slave_force = 0x0
  5591. // .. .. ==> 0XF8006188[10:10] = 0x00000000U
  5592. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  5593. // .. .. reg_phy_wr_data_slave_delay = 0x0
  5594. // .. .. ==> 0XF8006188[19:11] = 0x00000000U
  5595. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  5596. // .. ..
  5597. EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000C3U),
  5598. // .. .. reg_phy_loopback = 0x0
  5599. // .. .. ==> 0XF8006190[0:0] = 0x00000000U
  5600. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  5601. // .. .. reg_phy_bl2 = 0x0
  5602. // .. .. ==> 0XF8006190[1:1] = 0x00000000U
  5603. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  5604. // .. .. reg_phy_at_spd_atpg = 0x0
  5605. // .. .. ==> 0XF8006190[2:2] = 0x00000000U
  5606. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  5607. // .. .. reg_phy_bist_enable = 0x0
  5608. // .. .. ==> 0XF8006190[3:3] = 0x00000000U
  5609. // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
  5610. // .. .. reg_phy_bist_force_err = 0x0
  5611. // .. .. ==> 0XF8006190[4:4] = 0x00000000U
  5612. // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  5613. // .. .. reg_phy_bist_mode = 0x0
  5614. // .. .. ==> 0XF8006190[6:5] = 0x00000000U
  5615. // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U
  5616. // .. .. reg_phy_invert_clkout = 0x1
  5617. // .. .. ==> 0XF8006190[7:7] = 0x00000001U
  5618. // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U
  5619. // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
  5620. // .. .. ==> 0XF8006190[8:8] = 0x00000000U
  5621. // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
  5622. // .. .. reg_phy_sel_logic = 0x0
  5623. // .. .. ==> 0XF8006190[9:9] = 0x00000000U
  5624. // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
  5625. // .. .. reg_phy_ctrl_slave_ratio = 0x100
  5626. // .. .. ==> 0XF8006190[19:10] = 0x00000100U
  5627. // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U
  5628. // .. .. reg_phy_ctrl_slave_force = 0x0
  5629. // .. .. ==> 0XF8006190[20:20] = 0x00000000U
  5630. // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
  5631. // .. .. reg_phy_ctrl_slave_delay = 0x0
  5632. // .. .. ==> 0XF8006190[27:21] = 0x00000000U
  5633. // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U
  5634. // .. .. reg_phy_use_rank0_delays = 0x1
  5635. // .. .. ==> 0XF8006190[28:28] = 0x00000001U
  5636. // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
  5637. // .. .. reg_phy_lpddr = 0x0
  5638. // .. .. ==> 0XF8006190[29:29] = 0x00000000U
  5639. // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U
  5640. // .. .. reg_phy_cmd_latency = 0x0
  5641. // .. .. ==> 0XF8006190[30:30] = 0x00000000U
  5642. // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
  5643. // .. .. reg_phy_int_lpbk = 0x0
  5644. // .. .. ==> 0XF8006190[31:31] = 0x00000000U
  5645. // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
  5646. // .. ..
  5647. EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U),
  5648. // .. .. reg_phy_wr_rl_delay = 0x2
  5649. // .. .. ==> 0XF8006194[4:0] = 0x00000002U
  5650. // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U
  5651. // .. .. reg_phy_rd_rl_delay = 0x4
  5652. // .. .. ==> 0XF8006194[9:5] = 0x00000004U
  5653. // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U
  5654. // .. .. reg_phy_dll_lock_diff = 0xf
  5655. // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
  5656. // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U
  5657. // .. .. reg_phy_use_wr_level = 0x1
  5658. // .. .. ==> 0XF8006194[14:14] = 0x00000001U
  5659. // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U
  5660. // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
  5661. // .. .. ==> 0XF8006194[15:15] = 0x00000001U
  5662. // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U
  5663. // .. .. reg_phy_use_rd_data_eye_level = 0x1
  5664. // .. .. ==> 0XF8006194[16:16] = 0x00000001U
  5665. // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
  5666. // .. .. reg_phy_dis_calib_rst = 0x0
  5667. // .. .. ==> 0XF8006194[17:17] = 0x00000000U
  5668. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  5669. // .. .. reg_phy_ctrl_slave_delay = 0x0
  5670. // .. .. ==> 0XF8006194[19:18] = 0x00000000U
  5671. // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U
  5672. // .. ..
  5673. EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
  5674. // .. .. reg_arb_page_addr_mask = 0x0
  5675. // .. .. ==> 0XF8006204[31:0] = 0x00000000U
  5676. // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
  5677. // .. ..
  5678. EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
  5679. // .. .. reg_arb_pri_wr_portn = 0x3ff
  5680. // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
  5681. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  5682. // .. .. reg_arb_disable_aging_wr_portn = 0x0
  5683. // .. .. ==> 0XF8006208[16:16] = 0x00000000U
  5684. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  5685. // .. .. reg_arb_disable_urgent_wr_portn = 0x0
  5686. // .. .. ==> 0XF8006208[17:17] = 0x00000000U
  5687. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  5688. // .. .. reg_arb_dis_page_match_wr_portn = 0x0
  5689. // .. .. ==> 0XF8006208[18:18] = 0x00000000U
  5690. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  5691. // .. .. reg_arb_dis_rmw_portn = 0x1
  5692. // .. .. ==> 0XF8006208[19:19] = 0x00000001U
  5693. // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
  5694. // .. ..
  5695. EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU),
  5696. // .. .. reg_arb_pri_wr_portn = 0x3ff
  5697. // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
  5698. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  5699. // .. .. reg_arb_disable_aging_wr_portn = 0x0
  5700. // .. .. ==> 0XF800620C[16:16] = 0x00000000U
  5701. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  5702. // .. .. reg_arb_disable_urgent_wr_portn = 0x0
  5703. // .. .. ==> 0XF800620C[17:17] = 0x00000000U
  5704. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  5705. // .. .. reg_arb_dis_page_match_wr_portn = 0x0
  5706. // .. .. ==> 0XF800620C[18:18] = 0x00000000U
  5707. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  5708. // .. .. reg_arb_dis_rmw_portn = 0x1
  5709. // .. .. ==> 0XF800620C[19:19] = 0x00000001U
  5710. // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
  5711. // .. ..
  5712. EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU),
  5713. // .. .. reg_arb_pri_wr_portn = 0x3ff
  5714. // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
  5715. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  5716. // .. .. reg_arb_disable_aging_wr_portn = 0x0
  5717. // .. .. ==> 0XF8006210[16:16] = 0x00000000U
  5718. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  5719. // .. .. reg_arb_disable_urgent_wr_portn = 0x0
  5720. // .. .. ==> 0XF8006210[17:17] = 0x00000000U
  5721. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  5722. // .. .. reg_arb_dis_page_match_wr_portn = 0x0
  5723. // .. .. ==> 0XF8006210[18:18] = 0x00000000U
  5724. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  5725. // .. .. reg_arb_dis_rmw_portn = 0x1
  5726. // .. .. ==> 0XF8006210[19:19] = 0x00000001U
  5727. // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
  5728. // .. ..
  5729. EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU),
  5730. // .. .. reg_arb_pri_wr_portn = 0x3ff
  5731. // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
  5732. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  5733. // .. .. reg_arb_disable_aging_wr_portn = 0x0
  5734. // .. .. ==> 0XF8006214[16:16] = 0x00000000U
  5735. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  5736. // .. .. reg_arb_disable_urgent_wr_portn = 0x0
  5737. // .. .. ==> 0XF8006214[17:17] = 0x00000000U
  5738. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  5739. // .. .. reg_arb_dis_page_match_wr_portn = 0x0
  5740. // .. .. ==> 0XF8006214[18:18] = 0x00000000U
  5741. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  5742. // .. .. reg_arb_dis_rmw_portn = 0x1
  5743. // .. .. ==> 0XF8006214[19:19] = 0x00000001U
  5744. // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
  5745. // .. ..
  5746. EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU),
  5747. // .. .. reg_arb_pri_rd_portn = 0x3ff
  5748. // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
  5749. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  5750. // .. .. reg_arb_disable_aging_rd_portn = 0x0
  5751. // .. .. ==> 0XF8006218[16:16] = 0x00000000U
  5752. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  5753. // .. .. reg_arb_disable_urgent_rd_portn = 0x0
  5754. // .. .. ==> 0XF8006218[17:17] = 0x00000000U
  5755. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  5756. // .. .. reg_arb_dis_page_match_rd_portn = 0x0
  5757. // .. .. ==> 0XF8006218[18:18] = 0x00000000U
  5758. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  5759. // .. .. reg_arb_set_hpr_rd_portn = 0x0
  5760. // .. .. ==> 0XF8006218[19:19] = 0x00000000U
  5761. // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
  5762. // .. ..
  5763. EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
  5764. // .. .. reg_arb_pri_rd_portn = 0x3ff
  5765. // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
  5766. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  5767. // .. .. reg_arb_disable_aging_rd_portn = 0x0
  5768. // .. .. ==> 0XF800621C[16:16] = 0x00000000U
  5769. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  5770. // .. .. reg_arb_disable_urgent_rd_portn = 0x0
  5771. // .. .. ==> 0XF800621C[17:17] = 0x00000000U
  5772. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  5773. // .. .. reg_arb_dis_page_match_rd_portn = 0x0
  5774. // .. .. ==> 0XF800621C[18:18] = 0x00000000U
  5775. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  5776. // .. .. reg_arb_set_hpr_rd_portn = 0x0
  5777. // .. .. ==> 0XF800621C[19:19] = 0x00000000U
  5778. // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
  5779. // .. ..
  5780. EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
  5781. // .. .. reg_arb_pri_rd_portn = 0x3ff
  5782. // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
  5783. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  5784. // .. .. reg_arb_disable_aging_rd_portn = 0x0
  5785. // .. .. ==> 0XF8006220[16:16] = 0x00000000U
  5786. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  5787. // .. .. reg_arb_disable_urgent_rd_portn = 0x0
  5788. // .. .. ==> 0XF8006220[17:17] = 0x00000000U
  5789. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  5790. // .. .. reg_arb_dis_page_match_rd_portn = 0x0
  5791. // .. .. ==> 0XF8006220[18:18] = 0x00000000U
  5792. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  5793. // .. .. reg_arb_set_hpr_rd_portn = 0x0
  5794. // .. .. ==> 0XF8006220[19:19] = 0x00000000U
  5795. // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
  5796. // .. ..
  5797. EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
  5798. // .. .. reg_arb_pri_rd_portn = 0x3ff
  5799. // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
  5800. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  5801. // .. .. reg_arb_disable_aging_rd_portn = 0x0
  5802. // .. .. ==> 0XF8006224[16:16] = 0x00000000U
  5803. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  5804. // .. .. reg_arb_disable_urgent_rd_portn = 0x0
  5805. // .. .. ==> 0XF8006224[17:17] = 0x00000000U
  5806. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  5807. // .. .. reg_arb_dis_page_match_rd_portn = 0x0
  5808. // .. .. ==> 0XF8006224[18:18] = 0x00000000U
  5809. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  5810. // .. .. reg_arb_set_hpr_rd_portn = 0x0
  5811. // .. .. ==> 0XF8006224[19:19] = 0x00000000U
  5812. // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
  5813. // .. ..
  5814. EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
  5815. // .. .. reg_ddrc_lpddr2 = 0x0
  5816. // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
  5817. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  5818. // .. .. reg_ddrc_per_bank_refresh = 0x0
  5819. // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
  5820. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  5821. // .. .. reg_ddrc_derate_enable = 0x0
  5822. // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
  5823. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  5824. // .. .. reg_ddrc_mr4_margin = 0x0
  5825. // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
  5826. // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U
  5827. // .. ..
  5828. EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U),
  5829. // .. .. reg_ddrc_mr4_read_interval = 0x0
  5830. // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
  5831. // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
  5832. // .. ..
  5833. EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
  5834. // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
  5835. // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
  5836. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U
  5837. // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
  5838. // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
  5839. // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U
  5840. // .. .. reg_ddrc_t_mrw = 0x5
  5841. // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
  5842. // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U
  5843. // .. ..
  5844. EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
  5845. // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
  5846. // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
  5847. // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U
  5848. // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
  5849. // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
  5850. // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U
  5851. // .. ..
  5852. EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
  5853. // .. .. START: POLL ON DCI STATUS
  5854. // .. .. DONE = 1
  5855. // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
  5856. // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U
  5857. // .. ..
  5858. EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
  5859. // .. .. FINISH: POLL ON DCI STATUS
  5860. // .. .. START: UNLOCK DDR
  5861. // .. .. reg_ddrc_soft_rstb = 0x1
  5862. // .. .. ==> 0XF8006000[0:0] = 0x00000001U
  5863. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  5864. // .. .. reg_ddrc_powerdown_en = 0x0
  5865. // .. .. ==> 0XF8006000[1:1] = 0x00000000U
  5866. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  5867. // .. .. reg_ddrc_data_bus_width = 0x0
  5868. // .. .. ==> 0XF8006000[3:2] = 0x00000000U
  5869. // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
  5870. // .. .. reg_ddrc_burst8_refresh = 0x0
  5871. // .. .. ==> 0XF8006000[6:4] = 0x00000000U
  5872. // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
  5873. // .. .. reg_ddrc_rdwr_idle_gap = 1
  5874. // .. .. ==> 0XF8006000[13:7] = 0x00000001U
  5875. // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
  5876. // .. .. reg_ddrc_dis_rd_bypass = 0x0
  5877. // .. .. ==> 0XF8006000[14:14] = 0x00000000U
  5878. // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
  5879. // .. .. reg_ddrc_dis_act_bypass = 0x0
  5880. // .. .. ==> 0XF8006000[15:15] = 0x00000000U
  5881. // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
  5882. // .. .. reg_ddrc_dis_auto_refresh = 0x0
  5883. // .. .. ==> 0XF8006000[16:16] = 0x00000000U
  5884. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  5885. // .. ..
  5886. EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
  5887. // .. .. FINISH: UNLOCK DDR
  5888. // .. .. START: CHECK DDR STATUS
  5889. // .. .. ddrc_reg_operating_mode = 1
  5890. // .. .. ==> 0XF8006054[2:0] = 0x00000001U
  5891. // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U
  5892. // .. ..
  5893. EMIT_MASKPOLL(0XF8006054, 0x00000007U),
  5894. // .. .. FINISH: CHECK DDR STATUS
  5895. // .. FINISH: DDR INITIALIZATION
  5896. // FINISH: top
  5897. //
  5898. EMIT_EXIT(),
  5899. //
  5900. };
  5901. unsigned long ps7_mio_init_data_2_0[] = {
  5902. // START: top
  5903. // .. START: SLCR SETTINGS
  5904. // .. UNLOCK_KEY = 0XDF0D
  5905. // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
  5906. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
  5907. // ..
  5908. EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
  5909. // .. FINISH: SLCR SETTINGS
  5910. // .. START: OCM REMAPPING
  5911. // .. FINISH: OCM REMAPPING
  5912. // .. START: DDRIOB SETTINGS
  5913. // .. INP_POWER = 0x0
  5914. // .. ==> 0XF8000B40[0:0] = 0x00000000U
  5915. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  5916. // .. INP_TYPE = 0x0
  5917. // .. ==> 0XF8000B40[2:1] = 0x00000000U
  5918. // .. ==> MASK : 0x00000006U VAL : 0x00000000U
  5919. // .. DCI_UPDATE = 0x0
  5920. // .. ==> 0XF8000B40[3:3] = 0x00000000U
  5921. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  5922. // .. TERM_EN = 0x0
  5923. // .. ==> 0XF8000B40[4:4] = 0x00000000U
  5924. // .. ==> MASK : 0x00000010U VAL : 0x00000000U
  5925. // .. DCR_TYPE = 0x0
  5926. // .. ==> 0XF8000B40[6:5] = 0x00000000U
  5927. // .. ==> MASK : 0x00000060U VAL : 0x00000000U
  5928. // .. IBUF_DISABLE_MODE = 0x0
  5929. // .. ==> 0XF8000B40[7:7] = 0x00000000U
  5930. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  5931. // .. TERM_DISABLE_MODE = 0x0
  5932. // .. ==> 0XF8000B40[8:8] = 0x00000000U
  5933. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  5934. // .. OUTPUT_EN = 0x3
  5935. // .. ==> 0XF8000B40[10:9] = 0x00000003U
  5936. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  5937. // .. PULLUP_EN = 0x0
  5938. // .. ==> 0XF8000B40[11:11] = 0x00000000U
  5939. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  5940. // ..
  5941. EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
  5942. // .. INP_POWER = 0x0
  5943. // .. ==> 0XF8000B44[0:0] = 0x00000000U
  5944. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  5945. // .. INP_TYPE = 0x0
  5946. // .. ==> 0XF8000B44[2:1] = 0x00000000U
  5947. // .. ==> MASK : 0x00000006U VAL : 0x00000000U
  5948. // .. DCI_UPDATE = 0x0
  5949. // .. ==> 0XF8000B44[3:3] = 0x00000000U
  5950. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  5951. // .. TERM_EN = 0x0
  5952. // .. ==> 0XF8000B44[4:4] = 0x00000000U
  5953. // .. ==> MASK : 0x00000010U VAL : 0x00000000U
  5954. // .. DCR_TYPE = 0x0
  5955. // .. ==> 0XF8000B44[6:5] = 0x00000000U
  5956. // .. ==> MASK : 0x00000060U VAL : 0x00000000U
  5957. // .. IBUF_DISABLE_MODE = 0x0
  5958. // .. ==> 0XF8000B44[7:7] = 0x00000000U
  5959. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  5960. // .. TERM_DISABLE_MODE = 0x0
  5961. // .. ==> 0XF8000B44[8:8] = 0x00000000U
  5962. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  5963. // .. OUTPUT_EN = 0x3
  5964. // .. ==> 0XF8000B44[10:9] = 0x00000003U
  5965. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  5966. // .. PULLUP_EN = 0x0
  5967. // .. ==> 0XF8000B44[11:11] = 0x00000000U
  5968. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  5969. // ..
  5970. EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
  5971. // .. INP_POWER = 0x0
  5972. // .. ==> 0XF8000B48[0:0] = 0x00000000U
  5973. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  5974. // .. INP_TYPE = 0x1
  5975. // .. ==> 0XF8000B48[2:1] = 0x00000001U
  5976. // .. ==> MASK : 0x00000006U VAL : 0x00000002U
  5977. // .. DCI_UPDATE = 0x0
  5978. // .. ==> 0XF8000B48[3:3] = 0x00000000U
  5979. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  5980. // .. TERM_EN = 0x1
  5981. // .. ==> 0XF8000B48[4:4] = 0x00000001U
  5982. // .. ==> MASK : 0x00000010U VAL : 0x00000010U
  5983. // .. DCR_TYPE = 0x3
  5984. // .. ==> 0XF8000B48[6:5] = 0x00000003U
  5985. // .. ==> MASK : 0x00000060U VAL : 0x00000060U
  5986. // .. IBUF_DISABLE_MODE = 0
  5987. // .. ==> 0XF8000B48[7:7] = 0x00000000U
  5988. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  5989. // .. TERM_DISABLE_MODE = 0
  5990. // .. ==> 0XF8000B48[8:8] = 0x00000000U
  5991. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  5992. // .. OUTPUT_EN = 0x3
  5993. // .. ==> 0XF8000B48[10:9] = 0x00000003U
  5994. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  5995. // .. PULLUP_EN = 0x0
  5996. // .. ==> 0XF8000B48[11:11] = 0x00000000U
  5997. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  5998. // ..
  5999. EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
  6000. // .. INP_POWER = 0x0
  6001. // .. ==> 0XF8000B4C[0:0] = 0x00000000U
  6002. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6003. // .. INP_TYPE = 0x1
  6004. // .. ==> 0XF8000B4C[2:1] = 0x00000001U
  6005. // .. ==> MASK : 0x00000006U VAL : 0x00000002U
  6006. // .. DCI_UPDATE = 0x0
  6007. // .. ==> 0XF8000B4C[3:3] = 0x00000000U
  6008. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  6009. // .. TERM_EN = 0x1
  6010. // .. ==> 0XF8000B4C[4:4] = 0x00000001U
  6011. // .. ==> MASK : 0x00000010U VAL : 0x00000010U
  6012. // .. DCR_TYPE = 0x3
  6013. // .. ==> 0XF8000B4C[6:5] = 0x00000003U
  6014. // .. ==> MASK : 0x00000060U VAL : 0x00000060U
  6015. // .. IBUF_DISABLE_MODE = 0
  6016. // .. ==> 0XF8000B4C[7:7] = 0x00000000U
  6017. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  6018. // .. TERM_DISABLE_MODE = 0
  6019. // .. ==> 0XF8000B4C[8:8] = 0x00000000U
  6020. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6021. // .. OUTPUT_EN = 0x3
  6022. // .. ==> 0XF8000B4C[10:9] = 0x00000003U
  6023. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  6024. // .. PULLUP_EN = 0x0
  6025. // .. ==> 0XF8000B4C[11:11] = 0x00000000U
  6026. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  6027. // ..
  6028. EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
  6029. // .. INP_POWER = 0x0
  6030. // .. ==> 0XF8000B50[0:0] = 0x00000000U
  6031. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6032. // .. INP_TYPE = 0x2
  6033. // .. ==> 0XF8000B50[2:1] = 0x00000002U
  6034. // .. ==> MASK : 0x00000006U VAL : 0x00000004U
  6035. // .. DCI_UPDATE = 0x0
  6036. // .. ==> 0XF8000B50[3:3] = 0x00000000U
  6037. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  6038. // .. TERM_EN = 0x1
  6039. // .. ==> 0XF8000B50[4:4] = 0x00000001U
  6040. // .. ==> MASK : 0x00000010U VAL : 0x00000010U
  6041. // .. DCR_TYPE = 0x3
  6042. // .. ==> 0XF8000B50[6:5] = 0x00000003U
  6043. // .. ==> MASK : 0x00000060U VAL : 0x00000060U
  6044. // .. IBUF_DISABLE_MODE = 0
  6045. // .. ==> 0XF8000B50[7:7] = 0x00000000U
  6046. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  6047. // .. TERM_DISABLE_MODE = 0
  6048. // .. ==> 0XF8000B50[8:8] = 0x00000000U
  6049. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6050. // .. OUTPUT_EN = 0x3
  6051. // .. ==> 0XF8000B50[10:9] = 0x00000003U
  6052. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  6053. // .. PULLUP_EN = 0x0
  6054. // .. ==> 0XF8000B50[11:11] = 0x00000000U
  6055. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  6056. // ..
  6057. EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
  6058. // .. INP_POWER = 0x0
  6059. // .. ==> 0XF8000B54[0:0] = 0x00000000U
  6060. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6061. // .. INP_TYPE = 0x2
  6062. // .. ==> 0XF8000B54[2:1] = 0x00000002U
  6063. // .. ==> MASK : 0x00000006U VAL : 0x00000004U
  6064. // .. DCI_UPDATE = 0x0
  6065. // .. ==> 0XF8000B54[3:3] = 0x00000000U
  6066. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  6067. // .. TERM_EN = 0x1
  6068. // .. ==> 0XF8000B54[4:4] = 0x00000001U
  6069. // .. ==> MASK : 0x00000010U VAL : 0x00000010U
  6070. // .. DCR_TYPE = 0x3
  6071. // .. ==> 0XF8000B54[6:5] = 0x00000003U
  6072. // .. ==> MASK : 0x00000060U VAL : 0x00000060U
  6073. // .. IBUF_DISABLE_MODE = 0
  6074. // .. ==> 0XF8000B54[7:7] = 0x00000000U
  6075. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  6076. // .. TERM_DISABLE_MODE = 0
  6077. // .. ==> 0XF8000B54[8:8] = 0x00000000U
  6078. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6079. // .. OUTPUT_EN = 0x3
  6080. // .. ==> 0XF8000B54[10:9] = 0x00000003U
  6081. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  6082. // .. PULLUP_EN = 0x0
  6083. // .. ==> 0XF8000B54[11:11] = 0x00000000U
  6084. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  6085. // ..
  6086. EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
  6087. // .. INP_POWER = 0x0
  6088. // .. ==> 0XF8000B58[0:0] = 0x00000000U
  6089. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6090. // .. INP_TYPE = 0x0
  6091. // .. ==> 0XF8000B58[2:1] = 0x00000000U
  6092. // .. ==> MASK : 0x00000006U VAL : 0x00000000U
  6093. // .. DCI_UPDATE = 0x0
  6094. // .. ==> 0XF8000B58[3:3] = 0x00000000U
  6095. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  6096. // .. TERM_EN = 0x0
  6097. // .. ==> 0XF8000B58[4:4] = 0x00000000U
  6098. // .. ==> MASK : 0x00000010U VAL : 0x00000000U
  6099. // .. DCR_TYPE = 0x0
  6100. // .. ==> 0XF8000B58[6:5] = 0x00000000U
  6101. // .. ==> MASK : 0x00000060U VAL : 0x00000000U
  6102. // .. IBUF_DISABLE_MODE = 0x0
  6103. // .. ==> 0XF8000B58[7:7] = 0x00000000U
  6104. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  6105. // .. TERM_DISABLE_MODE = 0x0
  6106. // .. ==> 0XF8000B58[8:8] = 0x00000000U
  6107. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6108. // .. OUTPUT_EN = 0x3
  6109. // .. ==> 0XF8000B58[10:9] = 0x00000003U
  6110. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  6111. // .. PULLUP_EN = 0x0
  6112. // .. ==> 0XF8000B58[11:11] = 0x00000000U
  6113. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  6114. // ..
  6115. EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
  6116. // .. DRIVE_P = 0x1c
  6117. // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
  6118. // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
  6119. // .. DRIVE_N = 0xc
  6120. // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
  6121. // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
  6122. // .. SLEW_P = 0x3
  6123. // .. ==> 0XF8000B5C[18:14] = 0x00000003U
  6124. // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U
  6125. // .. SLEW_N = 0x3
  6126. // .. ==> 0XF8000B5C[23:19] = 0x00000003U
  6127. // .. ==> MASK : 0x00F80000U VAL : 0x00180000U
  6128. // .. GTL = 0x0
  6129. // .. ==> 0XF8000B5C[26:24] = 0x00000000U
  6130. // .. ==> MASK : 0x07000000U VAL : 0x00000000U
  6131. // .. RTERM = 0x0
  6132. // .. ==> 0XF8000B5C[31:27] = 0x00000000U
  6133. // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
  6134. // ..
  6135. EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
  6136. // .. DRIVE_P = 0x1c
  6137. // .. ==> 0XF8000B60[6:0] = 0x0000001CU
  6138. // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
  6139. // .. DRIVE_N = 0xc
  6140. // .. ==> 0XF8000B60[13:7] = 0x0000000CU
  6141. // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
  6142. // .. SLEW_P = 0x6
  6143. // .. ==> 0XF8000B60[18:14] = 0x00000006U
  6144. // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
  6145. // .. SLEW_N = 0x1f
  6146. // .. ==> 0XF8000B60[23:19] = 0x0000001FU
  6147. // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
  6148. // .. GTL = 0x0
  6149. // .. ==> 0XF8000B60[26:24] = 0x00000000U
  6150. // .. ==> MASK : 0x07000000U VAL : 0x00000000U
  6151. // .. RTERM = 0x0
  6152. // .. ==> 0XF8000B60[31:27] = 0x00000000U
  6153. // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
  6154. // ..
  6155. EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
  6156. // .. DRIVE_P = 0x1c
  6157. // .. ==> 0XF8000B64[6:0] = 0x0000001CU
  6158. // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
  6159. // .. DRIVE_N = 0xc
  6160. // .. ==> 0XF8000B64[13:7] = 0x0000000CU
  6161. // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
  6162. // .. SLEW_P = 0x6
  6163. // .. ==> 0XF8000B64[18:14] = 0x00000006U
  6164. // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
  6165. // .. SLEW_N = 0x1f
  6166. // .. ==> 0XF8000B64[23:19] = 0x0000001FU
  6167. // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
  6168. // .. GTL = 0x0
  6169. // .. ==> 0XF8000B64[26:24] = 0x00000000U
  6170. // .. ==> MASK : 0x07000000U VAL : 0x00000000U
  6171. // .. RTERM = 0x0
  6172. // .. ==> 0XF8000B64[31:27] = 0x00000000U
  6173. // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
  6174. // ..
  6175. EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
  6176. // .. DRIVE_P = 0x1c
  6177. // .. ==> 0XF8000B68[6:0] = 0x0000001CU
  6178. // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
  6179. // .. DRIVE_N = 0xc
  6180. // .. ==> 0XF8000B68[13:7] = 0x0000000CU
  6181. // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
  6182. // .. SLEW_P = 0x6
  6183. // .. ==> 0XF8000B68[18:14] = 0x00000006U
  6184. // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
  6185. // .. SLEW_N = 0x1f
  6186. // .. ==> 0XF8000B68[23:19] = 0x0000001FU
  6187. // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
  6188. // .. GTL = 0x0
  6189. // .. ==> 0XF8000B68[26:24] = 0x00000000U
  6190. // .. ==> MASK : 0x07000000U VAL : 0x00000000U
  6191. // .. RTERM = 0x0
  6192. // .. ==> 0XF8000B68[31:27] = 0x00000000U
  6193. // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
  6194. // ..
  6195. EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
  6196. // .. VREF_INT_EN = 0x1
  6197. // .. ==> 0XF8000B6C[0:0] = 0x00000001U
  6198. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  6199. // .. VREF_SEL = 0x4
  6200. // .. ==> 0XF8000B6C[4:1] = 0x00000004U
  6201. // .. ==> MASK : 0x0000001EU VAL : 0x00000008U
  6202. // .. VREF_EXT_EN = 0x0
  6203. // .. ==> 0XF8000B6C[6:5] = 0x00000000U
  6204. // .. ==> MASK : 0x00000060U VAL : 0x00000000U
  6205. // .. VREF_PULLUP_EN = 0x0
  6206. // .. ==> 0XF8000B6C[8:7] = 0x00000000U
  6207. // .. ==> MASK : 0x00000180U VAL : 0x00000000U
  6208. // .. REFIO_EN = 0x1
  6209. // .. ==> 0XF8000B6C[9:9] = 0x00000001U
  6210. // .. ==> MASK : 0x00000200U VAL : 0x00000200U
  6211. // .. REFIO_TEST = 0x3
  6212. // .. ==> 0XF8000B6C[11:10] = 0x00000003U
  6213. // .. ==> MASK : 0x00000C00U VAL : 0x00000C00U
  6214. // .. REFIO_PULLUP_EN = 0x0
  6215. // .. ==> 0XF8000B6C[12:12] = 0x00000000U
  6216. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6217. // .. DRST_B_PULLUP_EN = 0x0
  6218. // .. ==> 0XF8000B6C[13:13] = 0x00000000U
  6219. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6220. // .. CKE_PULLUP_EN = 0x0
  6221. // .. ==> 0XF8000B6C[14:14] = 0x00000000U
  6222. // .. ==> MASK : 0x00004000U VAL : 0x00000000U
  6223. // ..
  6224. EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
  6225. // .. .. START: ASSERT RESET
  6226. // .. .. RESET = 1
  6227. // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
  6228. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  6229. // .. .. VRN_OUT = 0x1
  6230. // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
  6231. // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
  6232. // .. ..
  6233. EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U),
  6234. // .. .. FINISH: ASSERT RESET
  6235. // .. .. START: DEASSERT RESET
  6236. // .. .. RESET = 0
  6237. // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
  6238. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6239. // .. .. VRN_OUT = 0x1
  6240. // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
  6241. // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
  6242. // .. ..
  6243. EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
  6244. // .. .. FINISH: DEASSERT RESET
  6245. // .. .. RESET = 0x1
  6246. // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
  6247. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  6248. // .. .. ENABLE = 0x1
  6249. // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
  6250. // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
  6251. // .. .. VRP_TRI = 0x0
  6252. // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
  6253. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6254. // .. .. VRN_TRI = 0x0
  6255. // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
  6256. // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
  6257. // .. .. VRP_OUT = 0x0
  6258. // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
  6259. // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  6260. // .. .. VRN_OUT = 0x1
  6261. // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
  6262. // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
  6263. // .. .. NREF_OPT1 = 0x0
  6264. // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
  6265. // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U
  6266. // .. .. NREF_OPT2 = 0x0
  6267. // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
  6268. // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U
  6269. // .. .. NREF_OPT4 = 0x1
  6270. // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
  6271. // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U
  6272. // .. .. PREF_OPT1 = 0x0
  6273. // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
  6274. // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U
  6275. // .. .. PREF_OPT2 = 0x0
  6276. // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
  6277. // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U
  6278. // .. .. UPDATE_CONTROL = 0x0
  6279. // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
  6280. // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
  6281. // .. .. INIT_COMPLETE = 0x0
  6282. // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
  6283. // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
  6284. // .. .. TST_CLK = 0x0
  6285. // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
  6286. // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
  6287. // .. .. TST_HLN = 0x0
  6288. // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
  6289. // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
  6290. // .. .. TST_HLP = 0x0
  6291. // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
  6292. // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
  6293. // .. .. TST_RST = 0x0
  6294. // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
  6295. // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
  6296. // .. .. INT_DCI_EN = 0x0
  6297. // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
  6298. // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
  6299. // .. ..
  6300. EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U),
  6301. // .. FINISH: DDRIOB SETTINGS
  6302. // .. START: MIO PROGRAMMING
  6303. // .. TRI_ENABLE = 0
  6304. // .. ==> 0XF8000700[0:0] = 0x00000000U
  6305. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6306. // .. L0_SEL = 0
  6307. // .. ==> 0XF8000700[1:1] = 0x00000000U
  6308. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  6309. // .. L1_SEL = 0
  6310. // .. ==> 0XF8000700[2:2] = 0x00000000U
  6311. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6312. // .. L2_SEL = 0
  6313. // .. ==> 0XF8000700[4:3] = 0x00000000U
  6314. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6315. // .. L3_SEL = 0
  6316. // .. ==> 0XF8000700[7:5] = 0x00000000U
  6317. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6318. // .. Speed = 0
  6319. // .. ==> 0XF8000700[8:8] = 0x00000000U
  6320. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6321. // .. IO_Type = 3
  6322. // .. ==> 0XF8000700[11:9] = 0x00000003U
  6323. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  6324. // .. PULLUP = 0
  6325. // .. ==> 0XF8000700[12:12] = 0x00000000U
  6326. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6327. // .. DisableRcvr = 0
  6328. // .. ==> 0XF8000700[13:13] = 0x00000000U
  6329. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6330. // ..
  6331. EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00000600U),
  6332. // .. TRI_ENABLE = 0
  6333. // .. ==> 0XF8000704[0:0] = 0x00000000U
  6334. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6335. // .. L0_SEL = 1
  6336. // .. ==> 0XF8000704[1:1] = 0x00000001U
  6337. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  6338. // .. L1_SEL = 0
  6339. // .. ==> 0XF8000704[2:2] = 0x00000000U
  6340. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6341. // .. L2_SEL = 0
  6342. // .. ==> 0XF8000704[4:3] = 0x00000000U
  6343. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6344. // .. L3_SEL = 0
  6345. // .. ==> 0XF8000704[7:5] = 0x00000000U
  6346. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6347. // .. Speed = 0
  6348. // .. ==> 0XF8000704[8:8] = 0x00000000U
  6349. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6350. // .. IO_Type = 3
  6351. // .. ==> 0XF8000704[11:9] = 0x00000003U
  6352. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  6353. // .. PULLUP = 0
  6354. // .. ==> 0XF8000704[12:12] = 0x00000000U
  6355. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6356. // .. DisableRcvr = 0
  6357. // .. ==> 0XF8000704[13:13] = 0x00000000U
  6358. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6359. // ..
  6360. EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00000602U),
  6361. // .. TRI_ENABLE = 0
  6362. // .. ==> 0XF8000708[0:0] = 0x00000000U
  6363. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6364. // .. L0_SEL = 1
  6365. // .. ==> 0XF8000708[1:1] = 0x00000001U
  6366. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  6367. // .. L1_SEL = 0
  6368. // .. ==> 0XF8000708[2:2] = 0x00000000U
  6369. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6370. // .. L2_SEL = 0
  6371. // .. ==> 0XF8000708[4:3] = 0x00000000U
  6372. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6373. // .. L3_SEL = 0
  6374. // .. ==> 0XF8000708[7:5] = 0x00000000U
  6375. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6376. // .. Speed = 0
  6377. // .. ==> 0XF8000708[8:8] = 0x00000000U
  6378. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6379. // .. IO_Type = 3
  6380. // .. ==> 0XF8000708[11:9] = 0x00000003U
  6381. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  6382. // .. PULLUP = 0
  6383. // .. ==> 0XF8000708[12:12] = 0x00000000U
  6384. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6385. // .. DisableRcvr = 0
  6386. // .. ==> 0XF8000708[13:13] = 0x00000000U
  6387. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6388. // ..
  6389. EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000602U),
  6390. // .. TRI_ENABLE = 0
  6391. // .. ==> 0XF800070C[0:0] = 0x00000000U
  6392. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6393. // .. L0_SEL = 1
  6394. // .. ==> 0XF800070C[1:1] = 0x00000001U
  6395. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  6396. // .. L1_SEL = 0
  6397. // .. ==> 0XF800070C[2:2] = 0x00000000U
  6398. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6399. // .. L2_SEL = 0
  6400. // .. ==> 0XF800070C[4:3] = 0x00000000U
  6401. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6402. // .. L3_SEL = 0
  6403. // .. ==> 0XF800070C[7:5] = 0x00000000U
  6404. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6405. // .. Speed = 0
  6406. // .. ==> 0XF800070C[8:8] = 0x00000000U
  6407. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6408. // .. IO_Type = 3
  6409. // .. ==> 0XF800070C[11:9] = 0x00000003U
  6410. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  6411. // .. PULLUP = 0
  6412. // .. ==> 0XF800070C[12:12] = 0x00000000U
  6413. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6414. // .. DisableRcvr = 0
  6415. // .. ==> 0XF800070C[13:13] = 0x00000000U
  6416. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6417. // ..
  6418. EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000602U),
  6419. // .. TRI_ENABLE = 0
  6420. // .. ==> 0XF8000710[0:0] = 0x00000000U
  6421. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6422. // .. L0_SEL = 1
  6423. // .. ==> 0XF8000710[1:1] = 0x00000001U
  6424. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  6425. // .. L1_SEL = 0
  6426. // .. ==> 0XF8000710[2:2] = 0x00000000U
  6427. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6428. // .. L2_SEL = 0
  6429. // .. ==> 0XF8000710[4:3] = 0x00000000U
  6430. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6431. // .. L3_SEL = 0
  6432. // .. ==> 0XF8000710[7:5] = 0x00000000U
  6433. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6434. // .. Speed = 0
  6435. // .. ==> 0XF8000710[8:8] = 0x00000000U
  6436. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6437. // .. IO_Type = 3
  6438. // .. ==> 0XF8000710[11:9] = 0x00000003U
  6439. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  6440. // .. PULLUP = 0
  6441. // .. ==> 0XF8000710[12:12] = 0x00000000U
  6442. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6443. // .. DisableRcvr = 0
  6444. // .. ==> 0XF8000710[13:13] = 0x00000000U
  6445. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6446. // ..
  6447. EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000602U),
  6448. // .. TRI_ENABLE = 0
  6449. // .. ==> 0XF8000714[0:0] = 0x00000000U
  6450. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6451. // .. L0_SEL = 1
  6452. // .. ==> 0XF8000714[1:1] = 0x00000001U
  6453. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  6454. // .. L1_SEL = 0
  6455. // .. ==> 0XF8000714[2:2] = 0x00000000U
  6456. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6457. // .. L2_SEL = 0
  6458. // .. ==> 0XF8000714[4:3] = 0x00000000U
  6459. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6460. // .. L3_SEL = 0
  6461. // .. ==> 0XF8000714[7:5] = 0x00000000U
  6462. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6463. // .. Speed = 0
  6464. // .. ==> 0XF8000714[8:8] = 0x00000000U
  6465. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6466. // .. IO_Type = 3
  6467. // .. ==> 0XF8000714[11:9] = 0x00000003U
  6468. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  6469. // .. PULLUP = 0
  6470. // .. ==> 0XF8000714[12:12] = 0x00000000U
  6471. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6472. // .. DisableRcvr = 0
  6473. // .. ==> 0XF8000714[13:13] = 0x00000000U
  6474. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6475. // ..
  6476. EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000602U),
  6477. // .. TRI_ENABLE = 0
  6478. // .. ==> 0XF8000718[0:0] = 0x00000000U
  6479. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6480. // .. L0_SEL = 1
  6481. // .. ==> 0XF8000718[1:1] = 0x00000001U
  6482. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  6483. // .. L1_SEL = 0
  6484. // .. ==> 0XF8000718[2:2] = 0x00000000U
  6485. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6486. // .. L2_SEL = 0
  6487. // .. ==> 0XF8000718[4:3] = 0x00000000U
  6488. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6489. // .. L3_SEL = 0
  6490. // .. ==> 0XF8000718[7:5] = 0x00000000U
  6491. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6492. // .. Speed = 0
  6493. // .. ==> 0XF8000718[8:8] = 0x00000000U
  6494. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6495. // .. IO_Type = 3
  6496. // .. ==> 0XF8000718[11:9] = 0x00000003U
  6497. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  6498. // .. PULLUP = 0
  6499. // .. ==> 0XF8000718[12:12] = 0x00000000U
  6500. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6501. // .. DisableRcvr = 0
  6502. // .. ==> 0XF8000718[13:13] = 0x00000000U
  6503. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6504. // ..
  6505. EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000602U),
  6506. // .. TRI_ENABLE = 0
  6507. // .. ==> 0XF800071C[0:0] = 0x00000000U
  6508. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6509. // .. L0_SEL = 0
  6510. // .. ==> 0XF800071C[1:1] = 0x00000000U
  6511. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  6512. // .. L1_SEL = 0
  6513. // .. ==> 0XF800071C[2:2] = 0x00000000U
  6514. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6515. // .. L2_SEL = 0
  6516. // .. ==> 0XF800071C[4:3] = 0x00000000U
  6517. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6518. // .. L3_SEL = 0
  6519. // .. ==> 0XF800071C[7:5] = 0x00000000U
  6520. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6521. // .. Speed = 0
  6522. // .. ==> 0XF800071C[8:8] = 0x00000000U
  6523. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6524. // .. IO_Type = 3
  6525. // .. ==> 0XF800071C[11:9] = 0x00000003U
  6526. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  6527. // .. PULLUP = 0
  6528. // .. ==> 0XF800071C[12:12] = 0x00000000U
  6529. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6530. // .. DisableRcvr = 0
  6531. // .. ==> 0XF800071C[13:13] = 0x00000000U
  6532. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6533. // ..
  6534. EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000600U),
  6535. // .. TRI_ENABLE = 0
  6536. // .. ==> 0XF8000720[0:0] = 0x00000000U
  6537. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6538. // .. L0_SEL = 1
  6539. // .. ==> 0XF8000720[1:1] = 0x00000001U
  6540. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  6541. // .. L1_SEL = 0
  6542. // .. ==> 0XF8000720[2:2] = 0x00000000U
  6543. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6544. // .. L2_SEL = 0
  6545. // .. ==> 0XF8000720[4:3] = 0x00000000U
  6546. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6547. // .. L3_SEL = 0
  6548. // .. ==> 0XF8000720[7:5] = 0x00000000U
  6549. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6550. // .. Speed = 0
  6551. // .. ==> 0XF8000720[8:8] = 0x00000000U
  6552. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6553. // .. IO_Type = 3
  6554. // .. ==> 0XF8000720[11:9] = 0x00000003U
  6555. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  6556. // .. PULLUP = 0
  6557. // .. ==> 0XF8000720[12:12] = 0x00000000U
  6558. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6559. // .. DisableRcvr = 0
  6560. // .. ==> 0XF8000720[13:13] = 0x00000000U
  6561. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6562. // ..
  6563. EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000602U),
  6564. // .. TRI_ENABLE = 0
  6565. // .. ==> 0XF8000724[0:0] = 0x00000000U
  6566. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6567. // .. L0_SEL = 0
  6568. // .. ==> 0XF8000724[1:1] = 0x00000000U
  6569. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  6570. // .. L1_SEL = 0
  6571. // .. ==> 0XF8000724[2:2] = 0x00000000U
  6572. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6573. // .. L2_SEL = 0
  6574. // .. ==> 0XF8000724[4:3] = 0x00000000U
  6575. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6576. // .. L3_SEL = 0
  6577. // .. ==> 0XF8000724[7:5] = 0x00000000U
  6578. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6579. // .. Speed = 0
  6580. // .. ==> 0XF8000724[8:8] = 0x00000000U
  6581. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6582. // .. IO_Type = 3
  6583. // .. ==> 0XF8000724[11:9] = 0x00000003U
  6584. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  6585. // .. PULLUP = 0
  6586. // .. ==> 0XF8000724[12:12] = 0x00000000U
  6587. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6588. // .. DisableRcvr = 0
  6589. // .. ==> 0XF8000724[13:13] = 0x00000000U
  6590. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6591. // ..
  6592. EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00000600U),
  6593. // .. TRI_ENABLE = 0
  6594. // .. ==> 0XF8000728[0:0] = 0x00000000U
  6595. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6596. // .. L0_SEL = 0
  6597. // .. ==> 0XF8000728[1:1] = 0x00000000U
  6598. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  6599. // .. L1_SEL = 0
  6600. // .. ==> 0XF8000728[2:2] = 0x00000000U
  6601. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6602. // .. L2_SEL = 0
  6603. // .. ==> 0XF8000728[4:3] = 0x00000000U
  6604. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6605. // .. L3_SEL = 0
  6606. // .. ==> 0XF8000728[7:5] = 0x00000000U
  6607. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6608. // .. Speed = 0
  6609. // .. ==> 0XF8000728[8:8] = 0x00000000U
  6610. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6611. // .. IO_Type = 3
  6612. // .. ==> 0XF8000728[11:9] = 0x00000003U
  6613. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  6614. // .. PULLUP = 0
  6615. // .. ==> 0XF8000728[12:12] = 0x00000000U
  6616. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6617. // .. DisableRcvr = 0
  6618. // .. ==> 0XF8000728[13:13] = 0x00000000U
  6619. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6620. // ..
  6621. EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00000600U),
  6622. // .. TRI_ENABLE = 0
  6623. // .. ==> 0XF800072C[0:0] = 0x00000000U
  6624. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6625. // .. L0_SEL = 0
  6626. // .. ==> 0XF800072C[1:1] = 0x00000000U
  6627. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  6628. // .. L1_SEL = 0
  6629. // .. ==> 0XF800072C[2:2] = 0x00000000U
  6630. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6631. // .. L2_SEL = 0
  6632. // .. ==> 0XF800072C[4:3] = 0x00000000U
  6633. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6634. // .. L3_SEL = 0
  6635. // .. ==> 0XF800072C[7:5] = 0x00000000U
  6636. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6637. // .. Speed = 0
  6638. // .. ==> 0XF800072C[8:8] = 0x00000000U
  6639. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6640. // .. IO_Type = 3
  6641. // .. ==> 0XF800072C[11:9] = 0x00000003U
  6642. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  6643. // .. PULLUP = 0
  6644. // .. ==> 0XF800072C[12:12] = 0x00000000U
  6645. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6646. // .. DisableRcvr = 0
  6647. // .. ==> 0XF800072C[13:13] = 0x00000000U
  6648. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6649. // ..
  6650. EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00000600U),
  6651. // .. TRI_ENABLE = 0
  6652. // .. ==> 0XF8000730[0:0] = 0x00000000U
  6653. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6654. // .. L0_SEL = 0
  6655. // .. ==> 0XF8000730[1:1] = 0x00000000U
  6656. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  6657. // .. L1_SEL = 0
  6658. // .. ==> 0XF8000730[2:2] = 0x00000000U
  6659. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6660. // .. L2_SEL = 0
  6661. // .. ==> 0XF8000730[4:3] = 0x00000000U
  6662. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6663. // .. L3_SEL = 0
  6664. // .. ==> 0XF8000730[7:5] = 0x00000000U
  6665. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6666. // .. Speed = 0
  6667. // .. ==> 0XF8000730[8:8] = 0x00000000U
  6668. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6669. // .. IO_Type = 3
  6670. // .. ==> 0XF8000730[11:9] = 0x00000003U
  6671. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  6672. // .. PULLUP = 0
  6673. // .. ==> 0XF8000730[12:12] = 0x00000000U
  6674. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6675. // .. DisableRcvr = 0
  6676. // .. ==> 0XF8000730[13:13] = 0x00000000U
  6677. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6678. // ..
  6679. EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00000600U),
  6680. // .. TRI_ENABLE = 0
  6681. // .. ==> 0XF8000734[0:0] = 0x00000000U
  6682. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6683. // .. L0_SEL = 0
  6684. // .. ==> 0XF8000734[1:1] = 0x00000000U
  6685. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  6686. // .. L1_SEL = 0
  6687. // .. ==> 0XF8000734[2:2] = 0x00000000U
  6688. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6689. // .. L2_SEL = 0
  6690. // .. ==> 0XF8000734[4:3] = 0x00000000U
  6691. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6692. // .. L3_SEL = 0
  6693. // .. ==> 0XF8000734[7:5] = 0x00000000U
  6694. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6695. // .. Speed = 0
  6696. // .. ==> 0XF8000734[8:8] = 0x00000000U
  6697. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6698. // .. IO_Type = 3
  6699. // .. ==> 0XF8000734[11:9] = 0x00000003U
  6700. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  6701. // .. PULLUP = 0
  6702. // .. ==> 0XF8000734[12:12] = 0x00000000U
  6703. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6704. // .. DisableRcvr = 0
  6705. // .. ==> 0XF8000734[13:13] = 0x00000000U
  6706. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6707. // ..
  6708. EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00000600U),
  6709. // .. TRI_ENABLE = 0
  6710. // .. ==> 0XF8000738[0:0] = 0x00000000U
  6711. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6712. // .. L0_SEL = 0
  6713. // .. ==> 0XF8000738[1:1] = 0x00000000U
  6714. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  6715. // .. L1_SEL = 0
  6716. // .. ==> 0XF8000738[2:2] = 0x00000000U
  6717. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6718. // .. L2_SEL = 0
  6719. // .. ==> 0XF8000738[4:3] = 0x00000000U
  6720. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6721. // .. L3_SEL = 0
  6722. // .. ==> 0XF8000738[7:5] = 0x00000000U
  6723. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6724. // .. Speed = 0
  6725. // .. ==> 0XF8000738[8:8] = 0x00000000U
  6726. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6727. // .. IO_Type = 3
  6728. // .. ==> 0XF8000738[11:9] = 0x00000003U
  6729. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  6730. // .. PULLUP = 0
  6731. // .. ==> 0XF8000738[12:12] = 0x00000000U
  6732. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6733. // .. DisableRcvr = 0
  6734. // .. ==> 0XF8000738[13:13] = 0x00000000U
  6735. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6736. // ..
  6737. EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00000600U),
  6738. // .. TRI_ENABLE = 0
  6739. // .. ==> 0XF800073C[0:0] = 0x00000000U
  6740. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6741. // .. L0_SEL = 0
  6742. // .. ==> 0XF800073C[1:1] = 0x00000000U
  6743. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  6744. // .. L1_SEL = 0
  6745. // .. ==> 0XF800073C[2:2] = 0x00000000U
  6746. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6747. // .. L2_SEL = 0
  6748. // .. ==> 0XF800073C[4:3] = 0x00000000U
  6749. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6750. // .. L3_SEL = 0
  6751. // .. ==> 0XF800073C[7:5] = 0x00000000U
  6752. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6753. // .. Speed = 0
  6754. // .. ==> 0XF800073C[8:8] = 0x00000000U
  6755. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6756. // .. IO_Type = 3
  6757. // .. ==> 0XF800073C[11:9] = 0x00000003U
  6758. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  6759. // .. PULLUP = 0
  6760. // .. ==> 0XF800073C[12:12] = 0x00000000U
  6761. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6762. // .. DisableRcvr = 0
  6763. // .. ==> 0XF800073C[13:13] = 0x00000000U
  6764. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6765. // ..
  6766. EMIT_MASKWRITE(0XF800073C, 0x00003FFFU ,0x00000600U),
  6767. // .. TRI_ENABLE = 0
  6768. // .. ==> 0XF8000740[0:0] = 0x00000000U
  6769. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6770. // .. L0_SEL = 1
  6771. // .. ==> 0XF8000740[1:1] = 0x00000001U
  6772. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  6773. // .. L1_SEL = 0
  6774. // .. ==> 0XF8000740[2:2] = 0x00000000U
  6775. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6776. // .. L2_SEL = 0
  6777. // .. ==> 0XF8000740[4:3] = 0x00000000U
  6778. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6779. // .. L3_SEL = 0
  6780. // .. ==> 0XF8000740[7:5] = 0x00000000U
  6781. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6782. // .. Speed = 0
  6783. // .. ==> 0XF8000740[8:8] = 0x00000000U
  6784. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6785. // .. IO_Type = 1
  6786. // .. ==> 0XF8000740[11:9] = 0x00000001U
  6787. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  6788. // .. PULLUP = 0
  6789. // .. ==> 0XF8000740[12:12] = 0x00000000U
  6790. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6791. // .. DisableRcvr = 0
  6792. // .. ==> 0XF8000740[13:13] = 0x00000000U
  6793. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6794. // ..
  6795. EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00000202U),
  6796. // .. TRI_ENABLE = 0
  6797. // .. ==> 0XF8000744[0:0] = 0x00000000U
  6798. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6799. // .. L0_SEL = 1
  6800. // .. ==> 0XF8000744[1:1] = 0x00000001U
  6801. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  6802. // .. L1_SEL = 0
  6803. // .. ==> 0XF8000744[2:2] = 0x00000000U
  6804. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6805. // .. L2_SEL = 0
  6806. // .. ==> 0XF8000744[4:3] = 0x00000000U
  6807. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6808. // .. L3_SEL = 0
  6809. // .. ==> 0XF8000744[7:5] = 0x00000000U
  6810. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6811. // .. Speed = 0
  6812. // .. ==> 0XF8000744[8:8] = 0x00000000U
  6813. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6814. // .. IO_Type = 1
  6815. // .. ==> 0XF8000744[11:9] = 0x00000001U
  6816. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  6817. // .. PULLUP = 0
  6818. // .. ==> 0XF8000744[12:12] = 0x00000000U
  6819. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6820. // .. DisableRcvr = 0
  6821. // .. ==> 0XF8000744[13:13] = 0x00000000U
  6822. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6823. // ..
  6824. EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00000202U),
  6825. // .. TRI_ENABLE = 0
  6826. // .. ==> 0XF8000748[0:0] = 0x00000000U
  6827. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6828. // .. L0_SEL = 1
  6829. // .. ==> 0XF8000748[1:1] = 0x00000001U
  6830. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  6831. // .. L1_SEL = 0
  6832. // .. ==> 0XF8000748[2:2] = 0x00000000U
  6833. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6834. // .. L2_SEL = 0
  6835. // .. ==> 0XF8000748[4:3] = 0x00000000U
  6836. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6837. // .. L3_SEL = 0
  6838. // .. ==> 0XF8000748[7:5] = 0x00000000U
  6839. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6840. // .. Speed = 0
  6841. // .. ==> 0XF8000748[8:8] = 0x00000000U
  6842. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6843. // .. IO_Type = 1
  6844. // .. ==> 0XF8000748[11:9] = 0x00000001U
  6845. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  6846. // .. PULLUP = 0
  6847. // .. ==> 0XF8000748[12:12] = 0x00000000U
  6848. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6849. // .. DisableRcvr = 0
  6850. // .. ==> 0XF8000748[13:13] = 0x00000000U
  6851. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6852. // ..
  6853. EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00000202U),
  6854. // .. TRI_ENABLE = 0
  6855. // .. ==> 0XF800074C[0:0] = 0x00000000U
  6856. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6857. // .. L0_SEL = 1
  6858. // .. ==> 0XF800074C[1:1] = 0x00000001U
  6859. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  6860. // .. L1_SEL = 0
  6861. // .. ==> 0XF800074C[2:2] = 0x00000000U
  6862. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6863. // .. L2_SEL = 0
  6864. // .. ==> 0XF800074C[4:3] = 0x00000000U
  6865. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6866. // .. L3_SEL = 0
  6867. // .. ==> 0XF800074C[7:5] = 0x00000000U
  6868. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6869. // .. Speed = 0
  6870. // .. ==> 0XF800074C[8:8] = 0x00000000U
  6871. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6872. // .. IO_Type = 1
  6873. // .. ==> 0XF800074C[11:9] = 0x00000001U
  6874. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  6875. // .. PULLUP = 0
  6876. // .. ==> 0XF800074C[12:12] = 0x00000000U
  6877. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6878. // .. DisableRcvr = 0
  6879. // .. ==> 0XF800074C[13:13] = 0x00000000U
  6880. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6881. // ..
  6882. EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00000202U),
  6883. // .. TRI_ENABLE = 0
  6884. // .. ==> 0XF8000750[0:0] = 0x00000000U
  6885. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6886. // .. L0_SEL = 1
  6887. // .. ==> 0XF8000750[1:1] = 0x00000001U
  6888. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  6889. // .. L1_SEL = 0
  6890. // .. ==> 0XF8000750[2:2] = 0x00000000U
  6891. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6892. // .. L2_SEL = 0
  6893. // .. ==> 0XF8000750[4:3] = 0x00000000U
  6894. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6895. // .. L3_SEL = 0
  6896. // .. ==> 0XF8000750[7:5] = 0x00000000U
  6897. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6898. // .. Speed = 0
  6899. // .. ==> 0XF8000750[8:8] = 0x00000000U
  6900. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6901. // .. IO_Type = 1
  6902. // .. ==> 0XF8000750[11:9] = 0x00000001U
  6903. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  6904. // .. PULLUP = 0
  6905. // .. ==> 0XF8000750[12:12] = 0x00000000U
  6906. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6907. // .. DisableRcvr = 0
  6908. // .. ==> 0XF8000750[13:13] = 0x00000000U
  6909. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6910. // ..
  6911. EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00000202U),
  6912. // .. TRI_ENABLE = 0
  6913. // .. ==> 0XF8000754[0:0] = 0x00000000U
  6914. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  6915. // .. L0_SEL = 1
  6916. // .. ==> 0XF8000754[1:1] = 0x00000001U
  6917. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  6918. // .. L1_SEL = 0
  6919. // .. ==> 0XF8000754[2:2] = 0x00000000U
  6920. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6921. // .. L2_SEL = 0
  6922. // .. ==> 0XF8000754[4:3] = 0x00000000U
  6923. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6924. // .. L3_SEL = 0
  6925. // .. ==> 0XF8000754[7:5] = 0x00000000U
  6926. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6927. // .. Speed = 0
  6928. // .. ==> 0XF8000754[8:8] = 0x00000000U
  6929. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6930. // .. IO_Type = 1
  6931. // .. ==> 0XF8000754[11:9] = 0x00000001U
  6932. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  6933. // .. PULLUP = 0
  6934. // .. ==> 0XF8000754[12:12] = 0x00000000U
  6935. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6936. // .. DisableRcvr = 0
  6937. // .. ==> 0XF8000754[13:13] = 0x00000000U
  6938. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6939. // ..
  6940. EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00000202U),
  6941. // .. TRI_ENABLE = 1
  6942. // .. ==> 0XF8000758[0:0] = 0x00000001U
  6943. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  6944. // .. L0_SEL = 1
  6945. // .. ==> 0XF8000758[1:1] = 0x00000001U
  6946. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  6947. // .. L1_SEL = 0
  6948. // .. ==> 0XF8000758[2:2] = 0x00000000U
  6949. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6950. // .. L2_SEL = 0
  6951. // .. ==> 0XF8000758[4:3] = 0x00000000U
  6952. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6953. // .. L3_SEL = 0
  6954. // .. ==> 0XF8000758[7:5] = 0x00000000U
  6955. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6956. // .. Speed = 0
  6957. // .. ==> 0XF8000758[8:8] = 0x00000000U
  6958. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6959. // .. IO_Type = 1
  6960. // .. ==> 0XF8000758[11:9] = 0x00000001U
  6961. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  6962. // .. PULLUP = 0
  6963. // .. ==> 0XF8000758[12:12] = 0x00000000U
  6964. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6965. // .. DisableRcvr = 0
  6966. // .. ==> 0XF8000758[13:13] = 0x00000000U
  6967. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6968. // ..
  6969. EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000203U),
  6970. // .. TRI_ENABLE = 1
  6971. // .. ==> 0XF800075C[0:0] = 0x00000001U
  6972. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  6973. // .. L0_SEL = 1
  6974. // .. ==> 0XF800075C[1:1] = 0x00000001U
  6975. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  6976. // .. L1_SEL = 0
  6977. // .. ==> 0XF800075C[2:2] = 0x00000000U
  6978. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  6979. // .. L2_SEL = 0
  6980. // .. ==> 0XF800075C[4:3] = 0x00000000U
  6981. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  6982. // .. L3_SEL = 0
  6983. // .. ==> 0XF800075C[7:5] = 0x00000000U
  6984. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  6985. // .. Speed = 0
  6986. // .. ==> 0XF800075C[8:8] = 0x00000000U
  6987. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  6988. // .. IO_Type = 1
  6989. // .. ==> 0XF800075C[11:9] = 0x00000001U
  6990. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  6991. // .. PULLUP = 0
  6992. // .. ==> 0XF800075C[12:12] = 0x00000000U
  6993. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  6994. // .. DisableRcvr = 0
  6995. // .. ==> 0XF800075C[13:13] = 0x00000000U
  6996. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  6997. // ..
  6998. EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000203U),
  6999. // .. TRI_ENABLE = 1
  7000. // .. ==> 0XF8000760[0:0] = 0x00000001U
  7001. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  7002. // .. L0_SEL = 1
  7003. // .. ==> 0XF8000760[1:1] = 0x00000001U
  7004. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  7005. // .. L1_SEL = 0
  7006. // .. ==> 0XF8000760[2:2] = 0x00000000U
  7007. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  7008. // .. L2_SEL = 0
  7009. // .. ==> 0XF8000760[4:3] = 0x00000000U
  7010. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7011. // .. L3_SEL = 0
  7012. // .. ==> 0XF8000760[7:5] = 0x00000000U
  7013. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  7014. // .. Speed = 0
  7015. // .. ==> 0XF8000760[8:8] = 0x00000000U
  7016. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7017. // .. IO_Type = 1
  7018. // .. ==> 0XF8000760[11:9] = 0x00000001U
  7019. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7020. // .. PULLUP = 0
  7021. // .. ==> 0XF8000760[12:12] = 0x00000000U
  7022. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7023. // .. DisableRcvr = 0
  7024. // .. ==> 0XF8000760[13:13] = 0x00000000U
  7025. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7026. // ..
  7027. EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000203U),
  7028. // .. TRI_ENABLE = 1
  7029. // .. ==> 0XF8000764[0:0] = 0x00000001U
  7030. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  7031. // .. L0_SEL = 1
  7032. // .. ==> 0XF8000764[1:1] = 0x00000001U
  7033. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  7034. // .. L1_SEL = 0
  7035. // .. ==> 0XF8000764[2:2] = 0x00000000U
  7036. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  7037. // .. L2_SEL = 0
  7038. // .. ==> 0XF8000764[4:3] = 0x00000000U
  7039. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7040. // .. L3_SEL = 0
  7041. // .. ==> 0XF8000764[7:5] = 0x00000000U
  7042. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  7043. // .. Speed = 0
  7044. // .. ==> 0XF8000764[8:8] = 0x00000000U
  7045. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7046. // .. IO_Type = 1
  7047. // .. ==> 0XF8000764[11:9] = 0x00000001U
  7048. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7049. // .. PULLUP = 0
  7050. // .. ==> 0XF8000764[12:12] = 0x00000000U
  7051. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7052. // .. DisableRcvr = 0
  7053. // .. ==> 0XF8000764[13:13] = 0x00000000U
  7054. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7055. // ..
  7056. EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000203U),
  7057. // .. TRI_ENABLE = 1
  7058. // .. ==> 0XF8000768[0:0] = 0x00000001U
  7059. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  7060. // .. L0_SEL = 1
  7061. // .. ==> 0XF8000768[1:1] = 0x00000001U
  7062. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  7063. // .. L1_SEL = 0
  7064. // .. ==> 0XF8000768[2:2] = 0x00000000U
  7065. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  7066. // .. L2_SEL = 0
  7067. // .. ==> 0XF8000768[4:3] = 0x00000000U
  7068. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7069. // .. L3_SEL = 0
  7070. // .. ==> 0XF8000768[7:5] = 0x00000000U
  7071. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  7072. // .. Speed = 0
  7073. // .. ==> 0XF8000768[8:8] = 0x00000000U
  7074. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7075. // .. IO_Type = 1
  7076. // .. ==> 0XF8000768[11:9] = 0x00000001U
  7077. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7078. // .. PULLUP = 0
  7079. // .. ==> 0XF8000768[12:12] = 0x00000000U
  7080. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7081. // .. DisableRcvr = 0
  7082. // .. ==> 0XF8000768[13:13] = 0x00000000U
  7083. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7084. // ..
  7085. EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000203U),
  7086. // .. TRI_ENABLE = 1
  7087. // .. ==> 0XF800076C[0:0] = 0x00000001U
  7088. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  7089. // .. L0_SEL = 1
  7090. // .. ==> 0XF800076C[1:1] = 0x00000001U
  7091. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  7092. // .. L1_SEL = 0
  7093. // .. ==> 0XF800076C[2:2] = 0x00000000U
  7094. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  7095. // .. L2_SEL = 0
  7096. // .. ==> 0XF800076C[4:3] = 0x00000000U
  7097. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7098. // .. L3_SEL = 0
  7099. // .. ==> 0XF800076C[7:5] = 0x00000000U
  7100. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  7101. // .. Speed = 0
  7102. // .. ==> 0XF800076C[8:8] = 0x00000000U
  7103. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7104. // .. IO_Type = 1
  7105. // .. ==> 0XF800076C[11:9] = 0x00000001U
  7106. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7107. // .. PULLUP = 0
  7108. // .. ==> 0XF800076C[12:12] = 0x00000000U
  7109. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7110. // .. DisableRcvr = 0
  7111. // .. ==> 0XF800076C[13:13] = 0x00000000U
  7112. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7113. // ..
  7114. EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000203U),
  7115. // .. TRI_ENABLE = 0
  7116. // .. ==> 0XF8000770[0:0] = 0x00000000U
  7117. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7118. // .. L0_SEL = 0
  7119. // .. ==> 0XF8000770[1:1] = 0x00000000U
  7120. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7121. // .. L1_SEL = 1
  7122. // .. ==> 0XF8000770[2:2] = 0x00000001U
  7123. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  7124. // .. L2_SEL = 0
  7125. // .. ==> 0XF8000770[4:3] = 0x00000000U
  7126. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7127. // .. L3_SEL = 0
  7128. // .. ==> 0XF8000770[7:5] = 0x00000000U
  7129. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  7130. // .. Speed = 0
  7131. // .. ==> 0XF8000770[8:8] = 0x00000000U
  7132. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7133. // .. IO_Type = 1
  7134. // .. ==> 0XF8000770[11:9] = 0x00000001U
  7135. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7136. // .. PULLUP = 0
  7137. // .. ==> 0XF8000770[12:12] = 0x00000000U
  7138. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7139. // .. DisableRcvr = 0
  7140. // .. ==> 0XF8000770[13:13] = 0x00000000U
  7141. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7142. // ..
  7143. EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
  7144. // .. TRI_ENABLE = 1
  7145. // .. ==> 0XF8000774[0:0] = 0x00000001U
  7146. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  7147. // .. L0_SEL = 0
  7148. // .. ==> 0XF8000774[1:1] = 0x00000000U
  7149. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7150. // .. L1_SEL = 1
  7151. // .. ==> 0XF8000774[2:2] = 0x00000001U
  7152. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  7153. // .. L2_SEL = 0
  7154. // .. ==> 0XF8000774[4:3] = 0x00000000U
  7155. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7156. // .. L3_SEL = 0
  7157. // .. ==> 0XF8000774[7:5] = 0x00000000U
  7158. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  7159. // .. Speed = 0
  7160. // .. ==> 0XF8000774[8:8] = 0x00000000U
  7161. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7162. // .. IO_Type = 1
  7163. // .. ==> 0XF8000774[11:9] = 0x00000001U
  7164. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7165. // .. PULLUP = 0
  7166. // .. ==> 0XF8000774[12:12] = 0x00000000U
  7167. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7168. // .. DisableRcvr = 0
  7169. // .. ==> 0XF8000774[13:13] = 0x00000000U
  7170. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7171. // ..
  7172. EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
  7173. // .. TRI_ENABLE = 0
  7174. // .. ==> 0XF8000778[0:0] = 0x00000000U
  7175. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7176. // .. L0_SEL = 0
  7177. // .. ==> 0XF8000778[1:1] = 0x00000000U
  7178. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7179. // .. L1_SEL = 1
  7180. // .. ==> 0XF8000778[2:2] = 0x00000001U
  7181. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  7182. // .. L2_SEL = 0
  7183. // .. ==> 0XF8000778[4:3] = 0x00000000U
  7184. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7185. // .. L3_SEL = 0
  7186. // .. ==> 0XF8000778[7:5] = 0x00000000U
  7187. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  7188. // .. Speed = 0
  7189. // .. ==> 0XF8000778[8:8] = 0x00000000U
  7190. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7191. // .. IO_Type = 1
  7192. // .. ==> 0XF8000778[11:9] = 0x00000001U
  7193. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7194. // .. PULLUP = 0
  7195. // .. ==> 0XF8000778[12:12] = 0x00000000U
  7196. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7197. // .. DisableRcvr = 0
  7198. // .. ==> 0XF8000778[13:13] = 0x00000000U
  7199. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7200. // ..
  7201. EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
  7202. // .. TRI_ENABLE = 1
  7203. // .. ==> 0XF800077C[0:0] = 0x00000001U
  7204. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  7205. // .. L0_SEL = 0
  7206. // .. ==> 0XF800077C[1:1] = 0x00000000U
  7207. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7208. // .. L1_SEL = 1
  7209. // .. ==> 0XF800077C[2:2] = 0x00000001U
  7210. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  7211. // .. L2_SEL = 0
  7212. // .. ==> 0XF800077C[4:3] = 0x00000000U
  7213. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7214. // .. L3_SEL = 0
  7215. // .. ==> 0XF800077C[7:5] = 0x00000000U
  7216. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  7217. // .. Speed = 0
  7218. // .. ==> 0XF800077C[8:8] = 0x00000000U
  7219. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7220. // .. IO_Type = 1
  7221. // .. ==> 0XF800077C[11:9] = 0x00000001U
  7222. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7223. // .. PULLUP = 0
  7224. // .. ==> 0XF800077C[12:12] = 0x00000000U
  7225. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7226. // .. DisableRcvr = 0
  7227. // .. ==> 0XF800077C[13:13] = 0x00000000U
  7228. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7229. // ..
  7230. EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
  7231. // .. TRI_ENABLE = 0
  7232. // .. ==> 0XF8000780[0:0] = 0x00000000U
  7233. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7234. // .. L0_SEL = 0
  7235. // .. ==> 0XF8000780[1:1] = 0x00000000U
  7236. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7237. // .. L1_SEL = 1
  7238. // .. ==> 0XF8000780[2:2] = 0x00000001U
  7239. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  7240. // .. L2_SEL = 0
  7241. // .. ==> 0XF8000780[4:3] = 0x00000000U
  7242. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7243. // .. L3_SEL = 0
  7244. // .. ==> 0XF8000780[7:5] = 0x00000000U
  7245. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  7246. // .. Speed = 0
  7247. // .. ==> 0XF8000780[8:8] = 0x00000000U
  7248. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7249. // .. IO_Type = 1
  7250. // .. ==> 0XF8000780[11:9] = 0x00000001U
  7251. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7252. // .. PULLUP = 0
  7253. // .. ==> 0XF8000780[12:12] = 0x00000000U
  7254. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7255. // .. DisableRcvr = 0
  7256. // .. ==> 0XF8000780[13:13] = 0x00000000U
  7257. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7258. // ..
  7259. EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
  7260. // .. TRI_ENABLE = 0
  7261. // .. ==> 0XF8000784[0:0] = 0x00000000U
  7262. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7263. // .. L0_SEL = 0
  7264. // .. ==> 0XF8000784[1:1] = 0x00000000U
  7265. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7266. // .. L1_SEL = 1
  7267. // .. ==> 0XF8000784[2:2] = 0x00000001U
  7268. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  7269. // .. L2_SEL = 0
  7270. // .. ==> 0XF8000784[4:3] = 0x00000000U
  7271. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7272. // .. L3_SEL = 0
  7273. // .. ==> 0XF8000784[7:5] = 0x00000000U
  7274. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  7275. // .. Speed = 0
  7276. // .. ==> 0XF8000784[8:8] = 0x00000000U
  7277. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7278. // .. IO_Type = 1
  7279. // .. ==> 0XF8000784[11:9] = 0x00000001U
  7280. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7281. // .. PULLUP = 0
  7282. // .. ==> 0XF8000784[12:12] = 0x00000000U
  7283. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7284. // .. DisableRcvr = 0
  7285. // .. ==> 0XF8000784[13:13] = 0x00000000U
  7286. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7287. // ..
  7288. EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
  7289. // .. TRI_ENABLE = 0
  7290. // .. ==> 0XF8000788[0:0] = 0x00000000U
  7291. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7292. // .. L0_SEL = 0
  7293. // .. ==> 0XF8000788[1:1] = 0x00000000U
  7294. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7295. // .. L1_SEL = 1
  7296. // .. ==> 0XF8000788[2:2] = 0x00000001U
  7297. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  7298. // .. L2_SEL = 0
  7299. // .. ==> 0XF8000788[4:3] = 0x00000000U
  7300. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7301. // .. L3_SEL = 0
  7302. // .. ==> 0XF8000788[7:5] = 0x00000000U
  7303. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  7304. // .. Speed = 0
  7305. // .. ==> 0XF8000788[8:8] = 0x00000000U
  7306. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7307. // .. IO_Type = 1
  7308. // .. ==> 0XF8000788[11:9] = 0x00000001U
  7309. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7310. // .. PULLUP = 0
  7311. // .. ==> 0XF8000788[12:12] = 0x00000000U
  7312. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7313. // .. DisableRcvr = 0
  7314. // .. ==> 0XF8000788[13:13] = 0x00000000U
  7315. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7316. // ..
  7317. EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
  7318. // .. TRI_ENABLE = 0
  7319. // .. ==> 0XF800078C[0:0] = 0x00000000U
  7320. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7321. // .. L0_SEL = 0
  7322. // .. ==> 0XF800078C[1:1] = 0x00000000U
  7323. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7324. // .. L1_SEL = 1
  7325. // .. ==> 0XF800078C[2:2] = 0x00000001U
  7326. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  7327. // .. L2_SEL = 0
  7328. // .. ==> 0XF800078C[4:3] = 0x00000000U
  7329. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7330. // .. L3_SEL = 0
  7331. // .. ==> 0XF800078C[7:5] = 0x00000000U
  7332. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  7333. // .. Speed = 0
  7334. // .. ==> 0XF800078C[8:8] = 0x00000000U
  7335. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7336. // .. IO_Type = 1
  7337. // .. ==> 0XF800078C[11:9] = 0x00000001U
  7338. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7339. // .. PULLUP = 0
  7340. // .. ==> 0XF800078C[12:12] = 0x00000000U
  7341. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7342. // .. DisableRcvr = 0
  7343. // .. ==> 0XF800078C[13:13] = 0x00000000U
  7344. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7345. // ..
  7346. EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
  7347. // .. TRI_ENABLE = 1
  7348. // .. ==> 0XF8000790[0:0] = 0x00000001U
  7349. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  7350. // .. L0_SEL = 0
  7351. // .. ==> 0XF8000790[1:1] = 0x00000000U
  7352. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7353. // .. L1_SEL = 1
  7354. // .. ==> 0XF8000790[2:2] = 0x00000001U
  7355. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  7356. // .. L2_SEL = 0
  7357. // .. ==> 0XF8000790[4:3] = 0x00000000U
  7358. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7359. // .. L3_SEL = 0
  7360. // .. ==> 0XF8000790[7:5] = 0x00000000U
  7361. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  7362. // .. Speed = 0
  7363. // .. ==> 0XF8000790[8:8] = 0x00000000U
  7364. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7365. // .. IO_Type = 1
  7366. // .. ==> 0XF8000790[11:9] = 0x00000001U
  7367. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7368. // .. PULLUP = 0
  7369. // .. ==> 0XF8000790[12:12] = 0x00000000U
  7370. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7371. // .. DisableRcvr = 0
  7372. // .. ==> 0XF8000790[13:13] = 0x00000000U
  7373. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7374. // ..
  7375. EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
  7376. // .. TRI_ENABLE = 0
  7377. // .. ==> 0XF8000794[0:0] = 0x00000000U
  7378. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7379. // .. L0_SEL = 0
  7380. // .. ==> 0XF8000794[1:1] = 0x00000000U
  7381. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7382. // .. L1_SEL = 1
  7383. // .. ==> 0XF8000794[2:2] = 0x00000001U
  7384. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  7385. // .. L2_SEL = 0
  7386. // .. ==> 0XF8000794[4:3] = 0x00000000U
  7387. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7388. // .. L3_SEL = 0
  7389. // .. ==> 0XF8000794[7:5] = 0x00000000U
  7390. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  7391. // .. Speed = 0
  7392. // .. ==> 0XF8000794[8:8] = 0x00000000U
  7393. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7394. // .. IO_Type = 1
  7395. // .. ==> 0XF8000794[11:9] = 0x00000001U
  7396. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7397. // .. PULLUP = 0
  7398. // .. ==> 0XF8000794[12:12] = 0x00000000U
  7399. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7400. // .. DisableRcvr = 0
  7401. // .. ==> 0XF8000794[13:13] = 0x00000000U
  7402. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7403. // ..
  7404. EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
  7405. // .. TRI_ENABLE = 0
  7406. // .. ==> 0XF8000798[0:0] = 0x00000000U
  7407. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7408. // .. L0_SEL = 0
  7409. // .. ==> 0XF8000798[1:1] = 0x00000000U
  7410. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7411. // .. L1_SEL = 1
  7412. // .. ==> 0XF8000798[2:2] = 0x00000001U
  7413. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  7414. // .. L2_SEL = 0
  7415. // .. ==> 0XF8000798[4:3] = 0x00000000U
  7416. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7417. // .. L3_SEL = 0
  7418. // .. ==> 0XF8000798[7:5] = 0x00000000U
  7419. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  7420. // .. Speed = 0
  7421. // .. ==> 0XF8000798[8:8] = 0x00000000U
  7422. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7423. // .. IO_Type = 1
  7424. // .. ==> 0XF8000798[11:9] = 0x00000001U
  7425. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7426. // .. PULLUP = 0
  7427. // .. ==> 0XF8000798[12:12] = 0x00000000U
  7428. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7429. // .. DisableRcvr = 0
  7430. // .. ==> 0XF8000798[13:13] = 0x00000000U
  7431. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7432. // ..
  7433. EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
  7434. // .. TRI_ENABLE = 0
  7435. // .. ==> 0XF800079C[0:0] = 0x00000000U
  7436. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7437. // .. L0_SEL = 0
  7438. // .. ==> 0XF800079C[1:1] = 0x00000000U
  7439. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7440. // .. L1_SEL = 1
  7441. // .. ==> 0XF800079C[2:2] = 0x00000001U
  7442. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  7443. // .. L2_SEL = 0
  7444. // .. ==> 0XF800079C[4:3] = 0x00000000U
  7445. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7446. // .. L3_SEL = 0
  7447. // .. ==> 0XF800079C[7:5] = 0x00000000U
  7448. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  7449. // .. Speed = 0
  7450. // .. ==> 0XF800079C[8:8] = 0x00000000U
  7451. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7452. // .. IO_Type = 1
  7453. // .. ==> 0XF800079C[11:9] = 0x00000001U
  7454. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7455. // .. PULLUP = 0
  7456. // .. ==> 0XF800079C[12:12] = 0x00000000U
  7457. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7458. // .. DisableRcvr = 0
  7459. // .. ==> 0XF800079C[13:13] = 0x00000000U
  7460. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7461. // ..
  7462. EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
  7463. // .. TRI_ENABLE = 0
  7464. // .. ==> 0XF80007A0[0:0] = 0x00000000U
  7465. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7466. // .. L0_SEL = 0
  7467. // .. ==> 0XF80007A0[1:1] = 0x00000000U
  7468. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7469. // .. L1_SEL = 0
  7470. // .. ==> 0XF80007A0[2:2] = 0x00000000U
  7471. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  7472. // .. L2_SEL = 0
  7473. // .. ==> 0XF80007A0[4:3] = 0x00000000U
  7474. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7475. // .. L3_SEL = 4
  7476. // .. ==> 0XF80007A0[7:5] = 0x00000004U
  7477. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  7478. // .. Speed = 0
  7479. // .. ==> 0XF80007A0[8:8] = 0x00000000U
  7480. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7481. // .. IO_Type = 1
  7482. // .. ==> 0XF80007A0[11:9] = 0x00000001U
  7483. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7484. // .. PULLUP = 0
  7485. // .. ==> 0XF80007A0[12:12] = 0x00000000U
  7486. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7487. // .. DisableRcvr = 0
  7488. // .. ==> 0XF80007A0[13:13] = 0x00000000U
  7489. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7490. // ..
  7491. EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
  7492. // .. TRI_ENABLE = 0
  7493. // .. ==> 0XF80007A4[0:0] = 0x00000000U
  7494. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7495. // .. L0_SEL = 0
  7496. // .. ==> 0XF80007A4[1:1] = 0x00000000U
  7497. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7498. // .. L1_SEL = 0
  7499. // .. ==> 0XF80007A4[2:2] = 0x00000000U
  7500. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  7501. // .. L2_SEL = 0
  7502. // .. ==> 0XF80007A4[4:3] = 0x00000000U
  7503. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7504. // .. L3_SEL = 4
  7505. // .. ==> 0XF80007A4[7:5] = 0x00000004U
  7506. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  7507. // .. Speed = 0
  7508. // .. ==> 0XF80007A4[8:8] = 0x00000000U
  7509. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7510. // .. IO_Type = 1
  7511. // .. ==> 0XF80007A4[11:9] = 0x00000001U
  7512. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7513. // .. PULLUP = 0
  7514. // .. ==> 0XF80007A4[12:12] = 0x00000000U
  7515. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7516. // .. DisableRcvr = 0
  7517. // .. ==> 0XF80007A4[13:13] = 0x00000000U
  7518. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7519. // ..
  7520. EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
  7521. // .. TRI_ENABLE = 0
  7522. // .. ==> 0XF80007A8[0:0] = 0x00000000U
  7523. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7524. // .. L0_SEL = 0
  7525. // .. ==> 0XF80007A8[1:1] = 0x00000000U
  7526. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7527. // .. L1_SEL = 0
  7528. // .. ==> 0XF80007A8[2:2] = 0x00000000U
  7529. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  7530. // .. L2_SEL = 0
  7531. // .. ==> 0XF80007A8[4:3] = 0x00000000U
  7532. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7533. // .. L3_SEL = 4
  7534. // .. ==> 0XF80007A8[7:5] = 0x00000004U
  7535. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  7536. // .. Speed = 0
  7537. // .. ==> 0XF80007A8[8:8] = 0x00000000U
  7538. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7539. // .. IO_Type = 1
  7540. // .. ==> 0XF80007A8[11:9] = 0x00000001U
  7541. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7542. // .. PULLUP = 0
  7543. // .. ==> 0XF80007A8[12:12] = 0x00000000U
  7544. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7545. // .. DisableRcvr = 0
  7546. // .. ==> 0XF80007A8[13:13] = 0x00000000U
  7547. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7548. // ..
  7549. EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
  7550. // .. TRI_ENABLE = 0
  7551. // .. ==> 0XF80007AC[0:0] = 0x00000000U
  7552. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7553. // .. L0_SEL = 0
  7554. // .. ==> 0XF80007AC[1:1] = 0x00000000U
  7555. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7556. // .. L1_SEL = 0
  7557. // .. ==> 0XF80007AC[2:2] = 0x00000000U
  7558. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  7559. // .. L2_SEL = 0
  7560. // .. ==> 0XF80007AC[4:3] = 0x00000000U
  7561. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7562. // .. L3_SEL = 4
  7563. // .. ==> 0XF80007AC[7:5] = 0x00000004U
  7564. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  7565. // .. Speed = 0
  7566. // .. ==> 0XF80007AC[8:8] = 0x00000000U
  7567. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7568. // .. IO_Type = 1
  7569. // .. ==> 0XF80007AC[11:9] = 0x00000001U
  7570. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7571. // .. PULLUP = 0
  7572. // .. ==> 0XF80007AC[12:12] = 0x00000000U
  7573. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7574. // .. DisableRcvr = 0
  7575. // .. ==> 0XF80007AC[13:13] = 0x00000000U
  7576. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7577. // ..
  7578. EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
  7579. // .. TRI_ENABLE = 0
  7580. // .. ==> 0XF80007B0[0:0] = 0x00000000U
  7581. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7582. // .. L0_SEL = 0
  7583. // .. ==> 0XF80007B0[1:1] = 0x00000000U
  7584. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7585. // .. L1_SEL = 0
  7586. // .. ==> 0XF80007B0[2:2] = 0x00000000U
  7587. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  7588. // .. L2_SEL = 0
  7589. // .. ==> 0XF80007B0[4:3] = 0x00000000U
  7590. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7591. // .. L3_SEL = 4
  7592. // .. ==> 0XF80007B0[7:5] = 0x00000004U
  7593. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  7594. // .. Speed = 0
  7595. // .. ==> 0XF80007B0[8:8] = 0x00000000U
  7596. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7597. // .. IO_Type = 1
  7598. // .. ==> 0XF80007B0[11:9] = 0x00000001U
  7599. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7600. // .. PULLUP = 0
  7601. // .. ==> 0XF80007B0[12:12] = 0x00000000U
  7602. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7603. // .. DisableRcvr = 0
  7604. // .. ==> 0XF80007B0[13:13] = 0x00000000U
  7605. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7606. // ..
  7607. EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
  7608. // .. TRI_ENABLE = 0
  7609. // .. ==> 0XF80007B4[0:0] = 0x00000000U
  7610. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7611. // .. L0_SEL = 0
  7612. // .. ==> 0XF80007B4[1:1] = 0x00000000U
  7613. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7614. // .. L1_SEL = 0
  7615. // .. ==> 0XF80007B4[2:2] = 0x00000000U
  7616. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  7617. // .. L2_SEL = 0
  7618. // .. ==> 0XF80007B4[4:3] = 0x00000000U
  7619. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7620. // .. L3_SEL = 4
  7621. // .. ==> 0XF80007B4[7:5] = 0x00000004U
  7622. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  7623. // .. Speed = 0
  7624. // .. ==> 0XF80007B4[8:8] = 0x00000000U
  7625. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7626. // .. IO_Type = 1
  7627. // .. ==> 0XF80007B4[11:9] = 0x00000001U
  7628. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7629. // .. PULLUP = 0
  7630. // .. ==> 0XF80007B4[12:12] = 0x00000000U
  7631. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7632. // .. DisableRcvr = 0
  7633. // .. ==> 0XF80007B4[13:13] = 0x00000000U
  7634. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7635. // ..
  7636. EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
  7637. // .. TRI_ENABLE = 1
  7638. // .. ==> 0XF80007B8[0:0] = 0x00000001U
  7639. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  7640. // .. Speed = 0
  7641. // .. ==> 0XF80007B8[8:8] = 0x00000000U
  7642. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7643. // .. IO_Type = 1
  7644. // .. ==> 0XF80007B8[11:9] = 0x00000001U
  7645. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7646. // .. PULLUP = 0
  7647. // .. ==> 0XF80007B8[12:12] = 0x00000000U
  7648. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7649. // .. DisableRcvr = 0
  7650. // .. ==> 0XF80007B8[13:13] = 0x00000000U
  7651. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7652. // ..
  7653. EMIT_MASKWRITE(0XF80007B8, 0x00003F01U ,0x00000201U),
  7654. // .. TRI_ENABLE = 0
  7655. // .. ==> 0XF80007BC[0:0] = 0x00000000U
  7656. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7657. // .. L0_SEL = 0
  7658. // .. ==> 0XF80007BC[1:1] = 0x00000000U
  7659. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7660. // .. L1_SEL = 0
  7661. // .. ==> 0XF80007BC[2:2] = 0x00000000U
  7662. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  7663. // .. L2_SEL = 0
  7664. // .. ==> 0XF80007BC[4:3] = 0x00000000U
  7665. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7666. // .. L3_SEL = 0
  7667. // .. ==> 0XF80007BC[7:5] = 0x00000000U
  7668. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  7669. // .. Speed = 0
  7670. // .. ==> 0XF80007BC[8:8] = 0x00000000U
  7671. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7672. // .. IO_Type = 1
  7673. // .. ==> 0XF80007BC[11:9] = 0x00000001U
  7674. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7675. // .. PULLUP = 0
  7676. // .. ==> 0XF80007BC[12:12] = 0x00000000U
  7677. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7678. // .. DisableRcvr = 0
  7679. // .. ==> 0XF80007BC[13:13] = 0x00000000U
  7680. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7681. // ..
  7682. EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00000200U),
  7683. // .. TRI_ENABLE = 0
  7684. // .. ==> 0XF80007C0[0:0] = 0x00000000U
  7685. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7686. // .. L0_SEL = 0
  7687. // .. ==> 0XF80007C0[1:1] = 0x00000000U
  7688. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7689. // .. L1_SEL = 0
  7690. // .. ==> 0XF80007C0[2:2] = 0x00000000U
  7691. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  7692. // .. L2_SEL = 0
  7693. // .. ==> 0XF80007C0[4:3] = 0x00000000U
  7694. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7695. // .. L3_SEL = 7
  7696. // .. ==> 0XF80007C0[7:5] = 0x00000007U
  7697. // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
  7698. // .. Speed = 0
  7699. // .. ==> 0XF80007C0[8:8] = 0x00000000U
  7700. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7701. // .. IO_Type = 1
  7702. // .. ==> 0XF80007C0[11:9] = 0x00000001U
  7703. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7704. // .. PULLUP = 0
  7705. // .. ==> 0XF80007C0[12:12] = 0x00000000U
  7706. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7707. // .. DisableRcvr = 0
  7708. // .. ==> 0XF80007C0[13:13] = 0x00000000U
  7709. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7710. // ..
  7711. EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
  7712. // .. TRI_ENABLE = 1
  7713. // .. ==> 0XF80007C4[0:0] = 0x00000001U
  7714. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  7715. // .. L0_SEL = 0
  7716. // .. ==> 0XF80007C4[1:1] = 0x00000000U
  7717. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7718. // .. L1_SEL = 0
  7719. // .. ==> 0XF80007C4[2:2] = 0x00000000U
  7720. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  7721. // .. L2_SEL = 0
  7722. // .. ==> 0XF80007C4[4:3] = 0x00000000U
  7723. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7724. // .. L3_SEL = 7
  7725. // .. ==> 0XF80007C4[7:5] = 0x00000007U
  7726. // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
  7727. // .. Speed = 0
  7728. // .. ==> 0XF80007C4[8:8] = 0x00000000U
  7729. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7730. // .. IO_Type = 1
  7731. // .. ==> 0XF80007C4[11:9] = 0x00000001U
  7732. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7733. // .. PULLUP = 0
  7734. // .. ==> 0XF80007C4[12:12] = 0x00000000U
  7735. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7736. // .. DisableRcvr = 0
  7737. // .. ==> 0XF80007C4[13:13] = 0x00000000U
  7738. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7739. // ..
  7740. EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
  7741. // .. TRI_ENABLE = 1
  7742. // .. ==> 0XF80007C8[0:0] = 0x00000001U
  7743. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  7744. // .. Speed = 0
  7745. // .. ==> 0XF80007C8[8:8] = 0x00000000U
  7746. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7747. // .. IO_Type = 1
  7748. // .. ==> 0XF80007C8[11:9] = 0x00000001U
  7749. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7750. // .. PULLUP = 0
  7751. // .. ==> 0XF80007C8[12:12] = 0x00000000U
  7752. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7753. // .. DisableRcvr = 0
  7754. // .. ==> 0XF80007C8[13:13] = 0x00000000U
  7755. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7756. // ..
  7757. EMIT_MASKWRITE(0XF80007C8, 0x00003F01U ,0x00000201U),
  7758. // .. TRI_ENABLE = 0
  7759. // .. ==> 0XF80007CC[0:0] = 0x00000000U
  7760. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7761. // .. L0_SEL = 0
  7762. // .. ==> 0XF80007CC[1:1] = 0x00000000U
  7763. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7764. // .. L1_SEL = 0
  7765. // .. ==> 0XF80007CC[2:2] = 0x00000000U
  7766. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  7767. // .. L2_SEL = 0
  7768. // .. ==> 0XF80007CC[4:3] = 0x00000000U
  7769. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7770. // .. L3_SEL = 0
  7771. // .. ==> 0XF80007CC[7:5] = 0x00000000U
  7772. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  7773. // .. Speed = 0
  7774. // .. ==> 0XF80007CC[8:8] = 0x00000000U
  7775. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7776. // .. IO_Type = 1
  7777. // .. ==> 0XF80007CC[11:9] = 0x00000001U
  7778. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7779. // .. PULLUP = 0
  7780. // .. ==> 0XF80007CC[12:12] = 0x00000000U
  7781. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7782. // .. DisableRcvr = 0
  7783. // .. ==> 0XF80007CC[13:13] = 0x00000000U
  7784. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7785. // ..
  7786. EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00000200U),
  7787. // .. TRI_ENABLE = 0
  7788. // .. ==> 0XF80007D0[0:0] = 0x00000000U
  7789. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7790. // .. L0_SEL = 0
  7791. // .. ==> 0XF80007D0[1:1] = 0x00000000U
  7792. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7793. // .. L1_SEL = 0
  7794. // .. ==> 0XF80007D0[2:2] = 0x00000000U
  7795. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  7796. // .. L2_SEL = 0
  7797. // .. ==> 0XF80007D0[4:3] = 0x00000000U
  7798. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7799. // .. L3_SEL = 4
  7800. // .. ==> 0XF80007D0[7:5] = 0x00000004U
  7801. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  7802. // .. Speed = 0
  7803. // .. ==> 0XF80007D0[8:8] = 0x00000000U
  7804. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7805. // .. IO_Type = 1
  7806. // .. ==> 0XF80007D0[11:9] = 0x00000001U
  7807. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7808. // .. PULLUP = 0
  7809. // .. ==> 0XF80007D0[12:12] = 0x00000000U
  7810. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7811. // .. DisableRcvr = 0
  7812. // .. ==> 0XF80007D0[13:13] = 0x00000000U
  7813. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7814. // ..
  7815. EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
  7816. // .. TRI_ENABLE = 0
  7817. // .. ==> 0XF80007D4[0:0] = 0x00000000U
  7818. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7819. // .. L0_SEL = 0
  7820. // .. ==> 0XF80007D4[1:1] = 0x00000000U
  7821. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  7822. // .. L1_SEL = 0
  7823. // .. ==> 0XF80007D4[2:2] = 0x00000000U
  7824. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  7825. // .. L2_SEL = 0
  7826. // .. ==> 0XF80007D4[4:3] = 0x00000000U
  7827. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  7828. // .. L3_SEL = 4
  7829. // .. ==> 0XF80007D4[7:5] = 0x00000004U
  7830. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  7831. // .. Speed = 0
  7832. // .. ==> 0XF80007D4[8:8] = 0x00000000U
  7833. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7834. // .. IO_Type = 1
  7835. // .. ==> 0XF80007D4[11:9] = 0x00000001U
  7836. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  7837. // .. PULLUP = 0
  7838. // .. ==> 0XF80007D4[12:12] = 0x00000000U
  7839. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  7840. // .. DisableRcvr = 0
  7841. // .. ==> 0XF80007D4[13:13] = 0x00000000U
  7842. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  7843. // ..
  7844. EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
  7845. // .. SDIO0_WP_SEL = 50
  7846. // .. ==> 0XF8000830[5:0] = 0x00000032U
  7847. // .. ==> MASK : 0x0000003FU VAL : 0x00000032U
  7848. // .. SDIO0_CD_SEL = 46
  7849. // .. ==> 0XF8000830[21:16] = 0x0000002EU
  7850. // .. ==> MASK : 0x003F0000U VAL : 0x002E0000U
  7851. // ..
  7852. EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x002E0032U),
  7853. // .. FINISH: MIO PROGRAMMING
  7854. // .. START: LOCK IT BACK
  7855. // .. LOCK_KEY = 0X767B
  7856. // .. ==> 0XF8000004[15:0] = 0x0000767BU
  7857. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
  7858. // ..
  7859. EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
  7860. // .. FINISH: LOCK IT BACK
  7861. // FINISH: top
  7862. //
  7863. EMIT_EXIT(),
  7864. //
  7865. };
  7866. unsigned long ps7_peripherals_init_data_2_0[] = {
  7867. // START: top
  7868. // .. START: SLCR SETTINGS
  7869. // .. UNLOCK_KEY = 0XDF0D
  7870. // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
  7871. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
  7872. // ..
  7873. EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
  7874. // .. FINISH: SLCR SETTINGS
  7875. // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
  7876. // .. IBUF_DISABLE_MODE = 0x1
  7877. // .. ==> 0XF8000B48[7:7] = 0x00000001U
  7878. // .. ==> MASK : 0x00000080U VAL : 0x00000080U
  7879. // .. TERM_DISABLE_MODE = 0x1
  7880. // .. ==> 0XF8000B48[8:8] = 0x00000001U
  7881. // .. ==> MASK : 0x00000100U VAL : 0x00000100U
  7882. // ..
  7883. EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
  7884. // .. IBUF_DISABLE_MODE = 0x1
  7885. // .. ==> 0XF8000B4C[7:7] = 0x00000001U
  7886. // .. ==> MASK : 0x00000080U VAL : 0x00000080U
  7887. // .. TERM_DISABLE_MODE = 0x1
  7888. // .. ==> 0XF8000B4C[8:8] = 0x00000001U
  7889. // .. ==> MASK : 0x00000100U VAL : 0x00000100U
  7890. // ..
  7891. EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
  7892. // .. IBUF_DISABLE_MODE = 0x1
  7893. // .. ==> 0XF8000B50[7:7] = 0x00000001U
  7894. // .. ==> MASK : 0x00000080U VAL : 0x00000080U
  7895. // .. TERM_DISABLE_MODE = 0x1
  7896. // .. ==> 0XF8000B50[8:8] = 0x00000001U
  7897. // .. ==> MASK : 0x00000100U VAL : 0x00000100U
  7898. // ..
  7899. EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
  7900. // .. IBUF_DISABLE_MODE = 0x1
  7901. // .. ==> 0XF8000B54[7:7] = 0x00000001U
  7902. // .. ==> MASK : 0x00000080U VAL : 0x00000080U
  7903. // .. TERM_DISABLE_MODE = 0x1
  7904. // .. ==> 0XF8000B54[8:8] = 0x00000001U
  7905. // .. ==> MASK : 0x00000100U VAL : 0x00000100U
  7906. // ..
  7907. EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
  7908. // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
  7909. // .. START: LOCK IT BACK
  7910. // .. LOCK_KEY = 0X767B
  7911. // .. ==> 0XF8000004[15:0] = 0x0000767BU
  7912. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
  7913. // ..
  7914. EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
  7915. // .. FINISH: LOCK IT BACK
  7916. // .. START: SRAM/NOR SET OPMODE
  7917. // .. FINISH: SRAM/NOR SET OPMODE
  7918. // .. START: UART REGISTERS
  7919. // .. BDIV = 0x6
  7920. // .. ==> 0XE0001034[7:0] = 0x00000006U
  7921. // .. ==> MASK : 0x000000FFU VAL : 0x00000006U
  7922. // ..
  7923. EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
  7924. // .. CD = 0x3e
  7925. // .. ==> 0XE0001018[15:0] = 0x0000003EU
  7926. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU
  7927. // ..
  7928. EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
  7929. // .. STPBRK = 0x0
  7930. // .. ==> 0XE0001000[8:8] = 0x00000000U
  7931. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  7932. // .. STTBRK = 0x0
  7933. // .. ==> 0XE0001000[7:7] = 0x00000000U
  7934. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  7935. // .. RSTTO = 0x0
  7936. // .. ==> 0XE0001000[6:6] = 0x00000000U
  7937. // .. ==> MASK : 0x00000040U VAL : 0x00000000U
  7938. // .. TXDIS = 0x0
  7939. // .. ==> 0XE0001000[5:5] = 0x00000000U
  7940. // .. ==> MASK : 0x00000020U VAL : 0x00000000U
  7941. // .. TXEN = 0x1
  7942. // .. ==> 0XE0001000[4:4] = 0x00000001U
  7943. // .. ==> MASK : 0x00000010U VAL : 0x00000010U
  7944. // .. RXDIS = 0x0
  7945. // .. ==> 0XE0001000[3:3] = 0x00000000U
  7946. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  7947. // .. RXEN = 0x1
  7948. // .. ==> 0XE0001000[2:2] = 0x00000001U
  7949. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  7950. // .. TXRES = 0x1
  7951. // .. ==> 0XE0001000[1:1] = 0x00000001U
  7952. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  7953. // .. RXRES = 0x1
  7954. // .. ==> 0XE0001000[0:0] = 0x00000001U
  7955. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  7956. // ..
  7957. EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
  7958. // .. IRMODE = 0x0
  7959. // .. ==> 0XE0001004[11:11] = 0x00000000U
  7960. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  7961. // .. UCLKEN = 0x0
  7962. // .. ==> 0XE0001004[10:10] = 0x00000000U
  7963. // .. ==> MASK : 0x00000400U VAL : 0x00000000U
  7964. // .. CHMODE = 0x0
  7965. // .. ==> 0XE0001004[9:8] = 0x00000000U
  7966. // .. ==> MASK : 0x00000300U VAL : 0x00000000U
  7967. // .. NBSTOP = 0x0
  7968. // .. ==> 0XE0001004[7:6] = 0x00000000U
  7969. // .. ==> MASK : 0x000000C0U VAL : 0x00000000U
  7970. // .. PAR = 0x4
  7971. // .. ==> 0XE0001004[5:3] = 0x00000004U
  7972. // .. ==> MASK : 0x00000038U VAL : 0x00000020U
  7973. // .. CHRL = 0x0
  7974. // .. ==> 0XE0001004[2:1] = 0x00000000U
  7975. // .. ==> MASK : 0x00000006U VAL : 0x00000000U
  7976. // .. CLKS = 0x0
  7977. // .. ==> 0XE0001004[0:0] = 0x00000000U
  7978. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  7979. // ..
  7980. EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U),
  7981. // .. FINISH: UART REGISTERS
  7982. // .. START: QSPI REGISTERS
  7983. // .. Holdb_dr = 1
  7984. // .. ==> 0XE000D000[19:19] = 0x00000001U
  7985. // .. ==> MASK : 0x00080000U VAL : 0x00080000U
  7986. // ..
  7987. EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
  7988. // .. FINISH: QSPI REGISTERS
  7989. // .. START: PL POWER ON RESET REGISTERS
  7990. // .. PCFG_POR_CNT_4K = 0
  7991. // .. ==> 0XF8007000[29:29] = 0x00000000U
  7992. // .. ==> MASK : 0x20000000U VAL : 0x00000000U
  7993. // ..
  7994. EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
  7995. // .. FINISH: PL POWER ON RESET REGISTERS
  7996. // .. START: SMC TIMING CALCULATION REGISTER UPDATE
  7997. // .. .. START: NAND SET CYCLE
  7998. // .. .. FINISH: NAND SET CYCLE
  7999. // .. .. START: OPMODE
  8000. // .. .. FINISH: OPMODE
  8001. // .. .. START: DIRECT COMMAND
  8002. // .. .. FINISH: DIRECT COMMAND
  8003. // .. .. START: SRAM/NOR CS0 SET CYCLE
  8004. // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
  8005. // .. .. START: DIRECT COMMAND
  8006. // .. .. FINISH: DIRECT COMMAND
  8007. // .. .. START: NOR CS0 BASE ADDRESS
  8008. // .. .. FINISH: NOR CS0 BASE ADDRESS
  8009. // .. .. START: SRAM/NOR CS1 SET CYCLE
  8010. // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
  8011. // .. .. START: DIRECT COMMAND
  8012. // .. .. FINISH: DIRECT COMMAND
  8013. // .. .. START: NOR CS1 BASE ADDRESS
  8014. // .. .. FINISH: NOR CS1 BASE ADDRESS
  8015. // .. .. START: USB RESET
  8016. // .. .. .. START: USB0 RESET
  8017. // .. .. .. .. START: DIR MODE BANK 0
  8018. // .. .. .. .. DIRECTION_0 = 0x80
  8019. // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
  8020. // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
  8021. // .. .. .. ..
  8022. EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
  8023. // .. .. .. .. FINISH: DIR MODE BANK 0
  8024. // .. .. .. .. START: DIR MODE BANK 1
  8025. // .. .. .. .. FINISH: DIR MODE BANK 1
  8026. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  8027. // .. .. .. .. MASK_0_LSW = 0xff7f
  8028. // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
  8029. // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
  8030. // .. .. .. .. DATA_0_LSW = 0x80
  8031. // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
  8032. // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
  8033. // .. .. .. ..
  8034. EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
  8035. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  8036. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  8037. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  8038. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  8039. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  8040. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  8041. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  8042. // .. .. .. .. START: OUTPUT ENABLE BANK 0
  8043. // .. .. .. .. OP_ENABLE_0 = 0x80
  8044. // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
  8045. // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
  8046. // .. .. .. ..
  8047. EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
  8048. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
  8049. // .. .. .. .. START: OUTPUT ENABLE BANK 1
  8050. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
  8051. // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
  8052. // .. .. .. .. MASK_0_LSW = 0xff7f
  8053. // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
  8054. // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
  8055. // .. .. .. .. DATA_0_LSW = 0x0
  8056. // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
  8057. // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
  8058. // .. .. .. ..
  8059. EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
  8060. // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
  8061. // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
  8062. // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
  8063. // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
  8064. // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
  8065. // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
  8066. // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
  8067. // .. .. .. .. START: ADD 1 MS DELAY
  8068. // .. .. .. ..
  8069. EMIT_MASKDELAY(0XF8F00200, 1),
  8070. // .. .. .. .. FINISH: ADD 1 MS DELAY
  8071. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  8072. // .. .. .. .. MASK_0_LSW = 0xff7f
  8073. // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
  8074. // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
  8075. // .. .. .. .. DATA_0_LSW = 0x80
  8076. // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
  8077. // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
  8078. // .. .. .. ..
  8079. EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
  8080. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  8081. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  8082. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  8083. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  8084. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  8085. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  8086. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  8087. // .. .. .. FINISH: USB0 RESET
  8088. // .. .. .. START: USB1 RESET
  8089. // .. .. .. .. START: DIR MODE BANK 0
  8090. // .. .. .. .. FINISH: DIR MODE BANK 0
  8091. // .. .. .. .. START: DIR MODE BANK 1
  8092. // .. .. .. .. FINISH: DIR MODE BANK 1
  8093. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  8094. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  8095. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  8096. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  8097. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  8098. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  8099. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  8100. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  8101. // .. .. .. .. START: OUTPUT ENABLE BANK 0
  8102. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
  8103. // .. .. .. .. START: OUTPUT ENABLE BANK 1
  8104. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
  8105. // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
  8106. // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
  8107. // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
  8108. // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
  8109. // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
  8110. // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
  8111. // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
  8112. // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
  8113. // .. .. .. .. START: ADD 1 MS DELAY
  8114. // .. .. .. ..
  8115. EMIT_MASKDELAY(0XF8F00200, 1),
  8116. // .. .. .. .. FINISH: ADD 1 MS DELAY
  8117. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  8118. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  8119. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  8120. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  8121. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  8122. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  8123. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  8124. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  8125. // .. .. .. FINISH: USB1 RESET
  8126. // .. .. FINISH: USB RESET
  8127. // .. .. START: ENET RESET
  8128. // .. .. .. START: ENET0 RESET
  8129. // .. .. .. .. START: DIR MODE BANK 0
  8130. // .. .. .. .. FINISH: DIR MODE BANK 0
  8131. // .. .. .. .. START: DIR MODE BANK 1
  8132. // .. .. .. .. FINISH: DIR MODE BANK 1
  8133. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  8134. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  8135. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  8136. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  8137. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  8138. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  8139. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  8140. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  8141. // .. .. .. .. START: OUTPUT ENABLE BANK 0
  8142. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
  8143. // .. .. .. .. START: OUTPUT ENABLE BANK 1
  8144. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
  8145. // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
  8146. // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
  8147. // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
  8148. // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
  8149. // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
  8150. // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
  8151. // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
  8152. // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
  8153. // .. .. .. .. START: ADD 1 MS DELAY
  8154. // .. .. .. ..
  8155. EMIT_MASKDELAY(0XF8F00200, 1),
  8156. // .. .. .. .. FINISH: ADD 1 MS DELAY
  8157. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  8158. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  8159. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  8160. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  8161. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  8162. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  8163. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  8164. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  8165. // .. .. .. FINISH: ENET0 RESET
  8166. // .. .. .. START: ENET1 RESET
  8167. // .. .. .. .. START: DIR MODE BANK 0
  8168. // .. .. .. .. FINISH: DIR MODE BANK 0
  8169. // .. .. .. .. START: DIR MODE BANK 1
  8170. // .. .. .. .. FINISH: DIR MODE BANK 1
  8171. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  8172. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  8173. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  8174. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  8175. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  8176. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  8177. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  8178. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  8179. // .. .. .. .. START: OUTPUT ENABLE BANK 0
  8180. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
  8181. // .. .. .. .. START: OUTPUT ENABLE BANK 1
  8182. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
  8183. // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
  8184. // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
  8185. // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
  8186. // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
  8187. // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
  8188. // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
  8189. // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
  8190. // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
  8191. // .. .. .. .. START: ADD 1 MS DELAY
  8192. // .. .. .. ..
  8193. EMIT_MASKDELAY(0XF8F00200, 1),
  8194. // .. .. .. .. FINISH: ADD 1 MS DELAY
  8195. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  8196. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  8197. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  8198. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  8199. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  8200. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  8201. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  8202. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  8203. // .. .. .. FINISH: ENET1 RESET
  8204. // .. .. FINISH: ENET RESET
  8205. // .. .. START: I2C RESET
  8206. // .. .. .. START: I2C0 RESET
  8207. // .. .. .. .. START: DIR MODE GPIO BANK0
  8208. // .. .. .. .. FINISH: DIR MODE GPIO BANK0
  8209. // .. .. .. .. START: DIR MODE GPIO BANK1
  8210. // .. .. .. .. FINISH: DIR MODE GPIO BANK1
  8211. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  8212. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  8213. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  8214. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  8215. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  8216. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  8217. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  8218. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  8219. // .. .. .. .. START: OUTPUT ENABLE
  8220. // .. .. .. .. FINISH: OUTPUT ENABLE
  8221. // .. .. .. .. START: OUTPUT ENABLE
  8222. // .. .. .. .. FINISH: OUTPUT ENABLE
  8223. // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
  8224. // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
  8225. // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
  8226. // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
  8227. // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
  8228. // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
  8229. // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
  8230. // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
  8231. // .. .. .. .. START: ADD 1 MS DELAY
  8232. // .. .. .. ..
  8233. EMIT_MASKDELAY(0XF8F00200, 1),
  8234. // .. .. .. .. FINISH: ADD 1 MS DELAY
  8235. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  8236. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  8237. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  8238. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  8239. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  8240. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  8241. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  8242. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  8243. // .. .. .. FINISH: I2C0 RESET
  8244. // .. .. .. START: I2C1 RESET
  8245. // .. .. .. .. START: DIR MODE GPIO BANK0
  8246. // .. .. .. .. FINISH: DIR MODE GPIO BANK0
  8247. // .. .. .. .. START: DIR MODE GPIO BANK1
  8248. // .. .. .. .. FINISH: DIR MODE GPIO BANK1
  8249. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  8250. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  8251. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  8252. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  8253. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  8254. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  8255. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  8256. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  8257. // .. .. .. .. START: OUTPUT ENABLE
  8258. // .. .. .. .. FINISH: OUTPUT ENABLE
  8259. // .. .. .. .. START: OUTPUT ENABLE
  8260. // .. .. .. .. FINISH: OUTPUT ENABLE
  8261. // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
  8262. // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
  8263. // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
  8264. // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
  8265. // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
  8266. // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
  8267. // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
  8268. // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
  8269. // .. .. .. .. START: ADD 1 MS DELAY
  8270. // .. .. .. ..
  8271. EMIT_MASKDELAY(0XF8F00200, 1),
  8272. // .. .. .. .. FINISH: ADD 1 MS DELAY
  8273. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  8274. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  8275. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  8276. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  8277. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  8278. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  8279. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  8280. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  8281. // .. .. .. FINISH: I2C1 RESET
  8282. // .. .. FINISH: I2C RESET
  8283. // .. .. START: NOR CHIP SELECT
  8284. // .. .. .. START: DIR MODE BANK 0
  8285. // .. .. .. FINISH: DIR MODE BANK 0
  8286. // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  8287. // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  8288. // .. .. .. START: OUTPUT ENABLE BANK 0
  8289. // .. .. .. FINISH: OUTPUT ENABLE BANK 0
  8290. // .. .. FINISH: NOR CHIP SELECT
  8291. // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
  8292. // FINISH: top
  8293. //
  8294. EMIT_EXIT(),
  8295. //
  8296. };
  8297. unsigned long ps7_post_config_2_0[] = {
  8298. // START: top
  8299. // .. START: SLCR SETTINGS
  8300. // .. UNLOCK_KEY = 0XDF0D
  8301. // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
  8302. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
  8303. // ..
  8304. EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
  8305. // .. FINISH: SLCR SETTINGS
  8306. // .. START: ENABLING LEVEL SHIFTER
  8307. // .. USER_INP_ICT_EN_0 = 3
  8308. // .. ==> 0XF8000900[1:0] = 0x00000003U
  8309. // .. ==> MASK : 0x00000003U VAL : 0x00000003U
  8310. // .. USER_INP_ICT_EN_1 = 3
  8311. // .. ==> 0XF8000900[3:2] = 0x00000003U
  8312. // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU
  8313. // ..
  8314. EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
  8315. // .. FINISH: ENABLING LEVEL SHIFTER
  8316. // .. START: FPGA RESETS TO 0
  8317. // .. reserved_3 = 0
  8318. // .. ==> 0XF8000240[31:25] = 0x00000000U
  8319. // .. ==> MASK : 0xFE000000U VAL : 0x00000000U
  8320. // .. FPGA_ACP_RST = 0
  8321. // .. ==> 0XF8000240[24:24] = 0x00000000U
  8322. // .. ==> MASK : 0x01000000U VAL : 0x00000000U
  8323. // .. FPGA_AXDS3_RST = 0
  8324. // .. ==> 0XF8000240[23:23] = 0x00000000U
  8325. // .. ==> MASK : 0x00800000U VAL : 0x00000000U
  8326. // .. FPGA_AXDS2_RST = 0
  8327. // .. ==> 0XF8000240[22:22] = 0x00000000U
  8328. // .. ==> MASK : 0x00400000U VAL : 0x00000000U
  8329. // .. FPGA_AXDS1_RST = 0
  8330. // .. ==> 0XF8000240[21:21] = 0x00000000U
  8331. // .. ==> MASK : 0x00200000U VAL : 0x00000000U
  8332. // .. FPGA_AXDS0_RST = 0
  8333. // .. ==> 0XF8000240[20:20] = 0x00000000U
  8334. // .. ==> MASK : 0x00100000U VAL : 0x00000000U
  8335. // .. reserved_2 = 0
  8336. // .. ==> 0XF8000240[19:18] = 0x00000000U
  8337. // .. ==> MASK : 0x000C0000U VAL : 0x00000000U
  8338. // .. FSSW1_FPGA_RST = 0
  8339. // .. ==> 0XF8000240[17:17] = 0x00000000U
  8340. // .. ==> MASK : 0x00020000U VAL : 0x00000000U
  8341. // .. FSSW0_FPGA_RST = 0
  8342. // .. ==> 0XF8000240[16:16] = 0x00000000U
  8343. // .. ==> MASK : 0x00010000U VAL : 0x00000000U
  8344. // .. reserved_1 = 0
  8345. // .. ==> 0XF8000240[15:14] = 0x00000000U
  8346. // .. ==> MASK : 0x0000C000U VAL : 0x00000000U
  8347. // .. FPGA_FMSW1_RST = 0
  8348. // .. ==> 0XF8000240[13:13] = 0x00000000U
  8349. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  8350. // .. FPGA_FMSW0_RST = 0
  8351. // .. ==> 0XF8000240[12:12] = 0x00000000U
  8352. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  8353. // .. FPGA_DMA3_RST = 0
  8354. // .. ==> 0XF8000240[11:11] = 0x00000000U
  8355. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  8356. // .. FPGA_DMA2_RST = 0
  8357. // .. ==> 0XF8000240[10:10] = 0x00000000U
  8358. // .. ==> MASK : 0x00000400U VAL : 0x00000000U
  8359. // .. FPGA_DMA1_RST = 0
  8360. // .. ==> 0XF8000240[9:9] = 0x00000000U
  8361. // .. ==> MASK : 0x00000200U VAL : 0x00000000U
  8362. // .. FPGA_DMA0_RST = 0
  8363. // .. ==> 0XF8000240[8:8] = 0x00000000U
  8364. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  8365. // .. reserved = 0
  8366. // .. ==> 0XF8000240[7:4] = 0x00000000U
  8367. // .. ==> MASK : 0x000000F0U VAL : 0x00000000U
  8368. // .. FPGA3_OUT_RST = 0
  8369. // .. ==> 0XF8000240[3:3] = 0x00000000U
  8370. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  8371. // .. FPGA2_OUT_RST = 0
  8372. // .. ==> 0XF8000240[2:2] = 0x00000000U
  8373. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  8374. // .. FPGA1_OUT_RST = 0
  8375. // .. ==> 0XF8000240[1:1] = 0x00000000U
  8376. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  8377. // .. FPGA0_OUT_RST = 0
  8378. // .. ==> 0XF8000240[0:0] = 0x00000000U
  8379. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  8380. // ..
  8381. EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
  8382. // .. FINISH: FPGA RESETS TO 0
  8383. // .. START: AFI REGISTERS
  8384. // .. .. START: AFI0 REGISTERS
  8385. // .. .. FINISH: AFI0 REGISTERS
  8386. // .. .. START: AFI1 REGISTERS
  8387. // .. .. FINISH: AFI1 REGISTERS
  8388. // .. .. START: AFI2 REGISTERS
  8389. // .. .. FINISH: AFI2 REGISTERS
  8390. // .. .. START: AFI3 REGISTERS
  8391. // .. .. FINISH: AFI3 REGISTERS
  8392. // .. FINISH: AFI REGISTERS
  8393. // .. START: LOCK IT BACK
  8394. // .. LOCK_KEY = 0X767B
  8395. // .. ==> 0XF8000004[15:0] = 0x0000767BU
  8396. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
  8397. // ..
  8398. EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
  8399. // .. FINISH: LOCK IT BACK
  8400. // FINISH: top
  8401. //
  8402. EMIT_EXIT(),
  8403. //
  8404. };
  8405. unsigned long ps7_debug_2_0[] = {
  8406. // START: top
  8407. // .. START: CROSS TRIGGER CONFIGURATIONS
  8408. // .. .. START: UNLOCKING CTI REGISTERS
  8409. // .. .. KEY = 0XC5ACCE55
  8410. // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
  8411. // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
  8412. // .. ..
  8413. EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
  8414. // .. .. KEY = 0XC5ACCE55
  8415. // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
  8416. // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
  8417. // .. ..
  8418. EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
  8419. // .. .. KEY = 0XC5ACCE55
  8420. // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
  8421. // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
  8422. // .. ..
  8423. EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
  8424. // .. .. FINISH: UNLOCKING CTI REGISTERS
  8425. // .. .. START: ENABLING CTI MODULES AND CHANNELS
  8426. // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
  8427. // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
  8428. // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
  8429. // .. FINISH: CROSS TRIGGER CONFIGURATIONS
  8430. // FINISH: top
  8431. //
  8432. EMIT_EXIT(),
  8433. //
  8434. };
  8435. unsigned long ps7_pll_init_data_1_0[] = {
  8436. // START: top
  8437. // .. START: SLCR SETTINGS
  8438. // .. UNLOCK_KEY = 0XDF0D
  8439. // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
  8440. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
  8441. // ..
  8442. EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
  8443. // .. FINISH: SLCR SETTINGS
  8444. // .. START: PLL SLCR REGISTERS
  8445. // .. .. START: ARM PLL INIT
  8446. // .. .. PLL_RES = 0x2
  8447. // .. .. ==> 0XF8000110[7:4] = 0x00000002U
  8448. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
  8449. // .. .. PLL_CP = 0x2
  8450. // .. .. ==> 0XF8000110[11:8] = 0x00000002U
  8451. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
  8452. // .. .. LOCK_CNT = 0xfa
  8453. // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
  8454. // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U
  8455. // .. ..
  8456. EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
  8457. // .. .. .. START: UPDATE FB_DIV
  8458. // .. .. .. PLL_FDIV = 0x28
  8459. // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
  8460. // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U
  8461. // .. .. ..
  8462. EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
  8463. // .. .. .. FINISH: UPDATE FB_DIV
  8464. // .. .. .. START: BY PASS PLL
  8465. // .. .. .. PLL_BYPASS_FORCE = 1
  8466. // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
  8467. // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
  8468. // .. .. ..
  8469. EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
  8470. // .. .. .. FINISH: BY PASS PLL
  8471. // .. .. .. START: ASSERT RESET
  8472. // .. .. .. PLL_RESET = 1
  8473. // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
  8474. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  8475. // .. .. ..
  8476. EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
  8477. // .. .. .. FINISH: ASSERT RESET
  8478. // .. .. .. START: DEASSERT RESET
  8479. // .. .. .. PLL_RESET = 0
  8480. // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
  8481. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  8482. // .. .. ..
  8483. EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
  8484. // .. .. .. FINISH: DEASSERT RESET
  8485. // .. .. .. START: CHECK PLL STATUS
  8486. // .. .. .. ARM_PLL_LOCK = 1
  8487. // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
  8488. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  8489. // .. .. ..
  8490. EMIT_MASKPOLL(0XF800010C, 0x00000001U),
  8491. // .. .. .. FINISH: CHECK PLL STATUS
  8492. // .. .. .. START: REMOVE PLL BY PASS
  8493. // .. .. .. PLL_BYPASS_FORCE = 0
  8494. // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
  8495. // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  8496. // .. .. ..
  8497. EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
  8498. // .. .. .. FINISH: REMOVE PLL BY PASS
  8499. // .. .. .. SRCSEL = 0x0
  8500. // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
  8501. // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
  8502. // .. .. .. DIVISOR = 0x2
  8503. // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
  8504. // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U
  8505. // .. .. .. CPU_6OR4XCLKACT = 0x1
  8506. // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
  8507. // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
  8508. // .. .. .. CPU_3OR2XCLKACT = 0x1
  8509. // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
  8510. // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U
  8511. // .. .. .. CPU_2XCLKACT = 0x1
  8512. // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
  8513. // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
  8514. // .. .. .. CPU_1XCLKACT = 0x1
  8515. // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
  8516. // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
  8517. // .. .. .. CPU_PERI_CLKACT = 0x1
  8518. // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
  8519. // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
  8520. // .. .. ..
  8521. EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
  8522. // .. .. FINISH: ARM PLL INIT
  8523. // .. .. START: DDR PLL INIT
  8524. // .. .. PLL_RES = 0x2
  8525. // .. .. ==> 0XF8000114[7:4] = 0x00000002U
  8526. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
  8527. // .. .. PLL_CP = 0x2
  8528. // .. .. ==> 0XF8000114[11:8] = 0x00000002U
  8529. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
  8530. // .. .. LOCK_CNT = 0x12c
  8531. // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
  8532. // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U
  8533. // .. ..
  8534. EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
  8535. // .. .. .. START: UPDATE FB_DIV
  8536. // .. .. .. PLL_FDIV = 0x20
  8537. // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
  8538. // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U
  8539. // .. .. ..
  8540. EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
  8541. // .. .. .. FINISH: UPDATE FB_DIV
  8542. // .. .. .. START: BY PASS PLL
  8543. // .. .. .. PLL_BYPASS_FORCE = 1
  8544. // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
  8545. // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
  8546. // .. .. ..
  8547. EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
  8548. // .. .. .. FINISH: BY PASS PLL
  8549. // .. .. .. START: ASSERT RESET
  8550. // .. .. .. PLL_RESET = 1
  8551. // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
  8552. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  8553. // .. .. ..
  8554. EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
  8555. // .. .. .. FINISH: ASSERT RESET
  8556. // .. .. .. START: DEASSERT RESET
  8557. // .. .. .. PLL_RESET = 0
  8558. // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
  8559. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  8560. // .. .. ..
  8561. EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
  8562. // .. .. .. FINISH: DEASSERT RESET
  8563. // .. .. .. START: CHECK PLL STATUS
  8564. // .. .. .. DDR_PLL_LOCK = 1
  8565. // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
  8566. // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
  8567. // .. .. ..
  8568. EMIT_MASKPOLL(0XF800010C, 0x00000002U),
  8569. // .. .. .. FINISH: CHECK PLL STATUS
  8570. // .. .. .. START: REMOVE PLL BY PASS
  8571. // .. .. .. PLL_BYPASS_FORCE = 0
  8572. // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
  8573. // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  8574. // .. .. ..
  8575. EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
  8576. // .. .. .. FINISH: REMOVE PLL BY PASS
  8577. // .. .. .. DDR_3XCLKACT = 0x1
  8578. // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
  8579. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  8580. // .. .. .. DDR_2XCLKACT = 0x1
  8581. // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
  8582. // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
  8583. // .. .. .. DDR_3XCLK_DIVISOR = 0x2
  8584. // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
  8585. // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U
  8586. // .. .. .. DDR_2XCLK_DIVISOR = 0x3
  8587. // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
  8588. // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U
  8589. // .. .. ..
  8590. EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
  8591. // .. .. FINISH: DDR PLL INIT
  8592. // .. .. START: IO PLL INIT
  8593. // .. .. PLL_RES = 0xc
  8594. // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
  8595. // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U
  8596. // .. .. PLL_CP = 0x2
  8597. // .. .. ==> 0XF8000118[11:8] = 0x00000002U
  8598. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
  8599. // .. .. LOCK_CNT = 0x145
  8600. // .. .. ==> 0XF8000118[21:12] = 0x00000145U
  8601. // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U
  8602. // .. ..
  8603. EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
  8604. // .. .. .. START: UPDATE FB_DIV
  8605. // .. .. .. PLL_FDIV = 0x1e
  8606. // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
  8607. // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U
  8608. // .. .. ..
  8609. EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
  8610. // .. .. .. FINISH: UPDATE FB_DIV
  8611. // .. .. .. START: BY PASS PLL
  8612. // .. .. .. PLL_BYPASS_FORCE = 1
  8613. // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
  8614. // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
  8615. // .. .. ..
  8616. EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
  8617. // .. .. .. FINISH: BY PASS PLL
  8618. // .. .. .. START: ASSERT RESET
  8619. // .. .. .. PLL_RESET = 1
  8620. // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
  8621. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  8622. // .. .. ..
  8623. EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
  8624. // .. .. .. FINISH: ASSERT RESET
  8625. // .. .. .. START: DEASSERT RESET
  8626. // .. .. .. PLL_RESET = 0
  8627. // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
  8628. // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  8629. // .. .. ..
  8630. EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
  8631. // .. .. .. FINISH: DEASSERT RESET
  8632. // .. .. .. START: CHECK PLL STATUS
  8633. // .. .. .. IO_PLL_LOCK = 1
  8634. // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
  8635. // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
  8636. // .. .. ..
  8637. EMIT_MASKPOLL(0XF800010C, 0x00000004U),
  8638. // .. .. .. FINISH: CHECK PLL STATUS
  8639. // .. .. .. START: REMOVE PLL BY PASS
  8640. // .. .. .. PLL_BYPASS_FORCE = 0
  8641. // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
  8642. // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  8643. // .. .. ..
  8644. EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
  8645. // .. .. .. FINISH: REMOVE PLL BY PASS
  8646. // .. .. FINISH: IO PLL INIT
  8647. // .. FINISH: PLL SLCR REGISTERS
  8648. // .. START: LOCK IT BACK
  8649. // .. LOCK_KEY = 0X767B
  8650. // .. ==> 0XF8000004[15:0] = 0x0000767BU
  8651. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
  8652. // ..
  8653. EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
  8654. // .. FINISH: LOCK IT BACK
  8655. // FINISH: top
  8656. //
  8657. EMIT_EXIT(),
  8658. //
  8659. };
  8660. unsigned long ps7_clock_init_data_1_0[] = {
  8661. // START: top
  8662. // .. START: SLCR SETTINGS
  8663. // .. UNLOCK_KEY = 0XDF0D
  8664. // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
  8665. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
  8666. // ..
  8667. EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
  8668. // .. FINISH: SLCR SETTINGS
  8669. // .. START: CLOCK CONTROL SLCR REGISTERS
  8670. // .. CLKACT = 0x1
  8671. // .. ==> 0XF8000128[0:0] = 0x00000001U
  8672. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  8673. // .. DIVISOR0 = 0x23
  8674. // .. ==> 0XF8000128[13:8] = 0x00000023U
  8675. // .. ==> MASK : 0x00003F00U VAL : 0x00002300U
  8676. // .. DIVISOR1 = 0x3
  8677. // .. ==> 0XF8000128[25:20] = 0x00000003U
  8678. // .. ==> MASK : 0x03F00000U VAL : 0x00300000U
  8679. // ..
  8680. EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
  8681. // .. CLKACT = 0x1
  8682. // .. ==> 0XF8000138[0:0] = 0x00000001U
  8683. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  8684. // .. SRCSEL = 0x0
  8685. // .. ==> 0XF8000138[4:4] = 0x00000000U
  8686. // .. ==> MASK : 0x00000010U VAL : 0x00000000U
  8687. // ..
  8688. EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
  8689. // .. CLKACT = 0x1
  8690. // .. ==> 0XF8000140[0:0] = 0x00000001U
  8691. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  8692. // .. SRCSEL = 0x0
  8693. // .. ==> 0XF8000140[6:4] = 0x00000000U
  8694. // .. ==> MASK : 0x00000070U VAL : 0x00000000U
  8695. // .. DIVISOR = 0x8
  8696. // .. ==> 0XF8000140[13:8] = 0x00000008U
  8697. // .. ==> MASK : 0x00003F00U VAL : 0x00000800U
  8698. // .. DIVISOR1 = 0x1
  8699. // .. ==> 0XF8000140[25:20] = 0x00000001U
  8700. // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
  8701. // ..
  8702. EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00100801U),
  8703. // .. CLKACT = 0x1
  8704. // .. ==> 0XF800014C[0:0] = 0x00000001U
  8705. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  8706. // .. SRCSEL = 0x0
  8707. // .. ==> 0XF800014C[5:4] = 0x00000000U
  8708. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  8709. // .. DIVISOR = 0x5
  8710. // .. ==> 0XF800014C[13:8] = 0x00000005U
  8711. // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
  8712. // ..
  8713. EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
  8714. // .. CLKACT0 = 0x1
  8715. // .. ==> 0XF8000150[0:0] = 0x00000001U
  8716. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  8717. // .. CLKACT1 = 0x0
  8718. // .. ==> 0XF8000150[1:1] = 0x00000000U
  8719. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  8720. // .. SRCSEL = 0x0
  8721. // .. ==> 0XF8000150[5:4] = 0x00000000U
  8722. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  8723. // .. DIVISOR = 0x14
  8724. // .. ==> 0XF8000150[13:8] = 0x00000014U
  8725. // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
  8726. // ..
  8727. EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
  8728. // .. CLKACT0 = 0x0
  8729. // .. ==> 0XF8000154[0:0] = 0x00000000U
  8730. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  8731. // .. CLKACT1 = 0x1
  8732. // .. ==> 0XF8000154[1:1] = 0x00000001U
  8733. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  8734. // .. SRCSEL = 0x0
  8735. // .. ==> 0XF8000154[5:4] = 0x00000000U
  8736. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  8737. // .. DIVISOR = 0x14
  8738. // .. ==> 0XF8000154[13:8] = 0x00000014U
  8739. // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
  8740. // ..
  8741. EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
  8742. // .. CLKACT = 0x1
  8743. // .. ==> 0XF8000168[0:0] = 0x00000001U
  8744. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  8745. // .. SRCSEL = 0x0
  8746. // .. ==> 0XF8000168[5:4] = 0x00000000U
  8747. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  8748. // .. DIVISOR = 0x5
  8749. // .. ==> 0XF8000168[13:8] = 0x00000005U
  8750. // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
  8751. // ..
  8752. EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
  8753. // .. SRCSEL = 0x0
  8754. // .. ==> 0XF8000170[5:4] = 0x00000000U
  8755. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  8756. // .. DIVISOR0 = 0xa
  8757. // .. ==> 0XF8000170[13:8] = 0x0000000AU
  8758. // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
  8759. // .. DIVISOR1 = 0x1
  8760. // .. ==> 0XF8000170[25:20] = 0x00000001U
  8761. // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
  8762. // ..
  8763. EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00100A00U),
  8764. // .. SRCSEL = 0x0
  8765. // .. ==> 0XF8000180[5:4] = 0x00000000U
  8766. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  8767. // .. DIVISOR0 = 0xa
  8768. // .. ==> 0XF8000180[13:8] = 0x0000000AU
  8769. // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
  8770. // .. DIVISOR1 = 0x1
  8771. // .. ==> 0XF8000180[25:20] = 0x00000001U
  8772. // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
  8773. // ..
  8774. EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00100A00U),
  8775. // .. SRCSEL = 0x0
  8776. // .. ==> 0XF8000190[5:4] = 0x00000000U
  8777. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  8778. // .. DIVISOR0 = 0x1e
  8779. // .. ==> 0XF8000190[13:8] = 0x0000001EU
  8780. // .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
  8781. // .. DIVISOR1 = 0x1
  8782. // .. ==> 0XF8000190[25:20] = 0x00000001U
  8783. // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
  8784. // ..
  8785. EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101E00U),
  8786. // .. SRCSEL = 0x0
  8787. // .. ==> 0XF80001A0[5:4] = 0x00000000U
  8788. // .. ==> MASK : 0x00000030U VAL : 0x00000000U
  8789. // .. DIVISOR0 = 0x14
  8790. // .. ==> 0XF80001A0[13:8] = 0x00000014U
  8791. // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
  8792. // .. DIVISOR1 = 0x1
  8793. // .. ==> 0XF80001A0[25:20] = 0x00000001U
  8794. // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
  8795. // ..
  8796. EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
  8797. // .. CLK_621_TRUE = 0x1
  8798. // .. ==> 0XF80001C4[0:0] = 0x00000001U
  8799. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  8800. // ..
  8801. EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
  8802. // .. DMA_CPU_2XCLKACT = 0x1
  8803. // .. ==> 0XF800012C[0:0] = 0x00000001U
  8804. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  8805. // .. USB0_CPU_1XCLKACT = 0x1
  8806. // .. ==> 0XF800012C[2:2] = 0x00000001U
  8807. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  8808. // .. USB1_CPU_1XCLKACT = 0x1
  8809. // .. ==> 0XF800012C[3:3] = 0x00000001U
  8810. // .. ==> MASK : 0x00000008U VAL : 0x00000008U
  8811. // .. GEM0_CPU_1XCLKACT = 0x1
  8812. // .. ==> 0XF800012C[6:6] = 0x00000001U
  8813. // .. ==> MASK : 0x00000040U VAL : 0x00000040U
  8814. // .. GEM1_CPU_1XCLKACT = 0x0
  8815. // .. ==> 0XF800012C[7:7] = 0x00000000U
  8816. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  8817. // .. SDI0_CPU_1XCLKACT = 0x1
  8818. // .. ==> 0XF800012C[10:10] = 0x00000001U
  8819. // .. ==> MASK : 0x00000400U VAL : 0x00000400U
  8820. // .. SDI1_CPU_1XCLKACT = 0x0
  8821. // .. ==> 0XF800012C[11:11] = 0x00000000U
  8822. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  8823. // .. SPI0_CPU_1XCLKACT = 0x0
  8824. // .. ==> 0XF800012C[14:14] = 0x00000000U
  8825. // .. ==> MASK : 0x00004000U VAL : 0x00000000U
  8826. // .. SPI1_CPU_1XCLKACT = 0x0
  8827. // .. ==> 0XF800012C[15:15] = 0x00000000U
  8828. // .. ==> MASK : 0x00008000U VAL : 0x00000000U
  8829. // .. CAN0_CPU_1XCLKACT = 0x0
  8830. // .. ==> 0XF800012C[16:16] = 0x00000000U
  8831. // .. ==> MASK : 0x00010000U VAL : 0x00000000U
  8832. // .. CAN1_CPU_1XCLKACT = 0x0
  8833. // .. ==> 0XF800012C[17:17] = 0x00000000U
  8834. // .. ==> MASK : 0x00020000U VAL : 0x00000000U
  8835. // .. I2C0_CPU_1XCLKACT = 0x1
  8836. // .. ==> 0XF800012C[18:18] = 0x00000001U
  8837. // .. ==> MASK : 0x00040000U VAL : 0x00040000U
  8838. // .. I2C1_CPU_1XCLKACT = 0x1
  8839. // .. ==> 0XF800012C[19:19] = 0x00000001U
  8840. // .. ==> MASK : 0x00080000U VAL : 0x00080000U
  8841. // .. UART0_CPU_1XCLKACT = 0x0
  8842. // .. ==> 0XF800012C[20:20] = 0x00000000U
  8843. // .. ==> MASK : 0x00100000U VAL : 0x00000000U
  8844. // .. UART1_CPU_1XCLKACT = 0x1
  8845. // .. ==> 0XF800012C[21:21] = 0x00000001U
  8846. // .. ==> MASK : 0x00200000U VAL : 0x00200000U
  8847. // .. GPIO_CPU_1XCLKACT = 0x1
  8848. // .. ==> 0XF800012C[22:22] = 0x00000001U
  8849. // .. ==> MASK : 0x00400000U VAL : 0x00400000U
  8850. // .. LQSPI_CPU_1XCLKACT = 0x1
  8851. // .. ==> 0XF800012C[23:23] = 0x00000001U
  8852. // .. ==> MASK : 0x00800000U VAL : 0x00800000U
  8853. // .. SMC_CPU_1XCLKACT = 0x1
  8854. // .. ==> 0XF800012C[24:24] = 0x00000001U
  8855. // .. ==> MASK : 0x01000000U VAL : 0x01000000U
  8856. // ..
  8857. EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01EC044DU),
  8858. // .. FINISH: CLOCK CONTROL SLCR REGISTERS
  8859. // .. START: THIS SHOULD BE BLANK
  8860. // .. FINISH: THIS SHOULD BE BLANK
  8861. // .. START: LOCK IT BACK
  8862. // .. LOCK_KEY = 0X767B
  8863. // .. ==> 0XF8000004[15:0] = 0x0000767BU
  8864. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
  8865. // ..
  8866. EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
  8867. // .. FINISH: LOCK IT BACK
  8868. // FINISH: top
  8869. //
  8870. EMIT_EXIT(),
  8871. //
  8872. };
  8873. unsigned long ps7_ddr_init_data_1_0[] = {
  8874. // START: top
  8875. // .. START: DDR INITIALIZATION
  8876. // .. .. START: LOCK DDR
  8877. // .. .. reg_ddrc_soft_rstb = 0
  8878. // .. .. ==> 0XF8006000[0:0] = 0x00000000U
  8879. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  8880. // .. .. reg_ddrc_powerdown_en = 0x0
  8881. // .. .. ==> 0XF8006000[1:1] = 0x00000000U
  8882. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  8883. // .. .. reg_ddrc_data_bus_width = 0x0
  8884. // .. .. ==> 0XF8006000[3:2] = 0x00000000U
  8885. // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
  8886. // .. .. reg_ddrc_burst8_refresh = 0x0
  8887. // .. .. ==> 0XF8006000[6:4] = 0x00000000U
  8888. // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
  8889. // .. .. reg_ddrc_rdwr_idle_gap = 0x1
  8890. // .. .. ==> 0XF8006000[13:7] = 0x00000001U
  8891. // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
  8892. // .. .. reg_ddrc_dis_rd_bypass = 0x0
  8893. // .. .. ==> 0XF8006000[14:14] = 0x00000000U
  8894. // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
  8895. // .. .. reg_ddrc_dis_act_bypass = 0x0
  8896. // .. .. ==> 0XF8006000[15:15] = 0x00000000U
  8897. // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
  8898. // .. .. reg_ddrc_dis_auto_refresh = 0x0
  8899. // .. .. ==> 0XF8006000[16:16] = 0x00000000U
  8900. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  8901. // .. ..
  8902. EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
  8903. // .. .. FINISH: LOCK DDR
  8904. // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
  8905. // .. .. ==> 0XF8006004[11:0] = 0x00000081U
  8906. // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U
  8907. // .. .. reg_ddrc_active_ranks = 0x1
  8908. // .. .. ==> 0XF8006004[13:12] = 0x00000001U
  8909. // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U
  8910. // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
  8911. // .. .. ==> 0XF8006004[18:14] = 0x00000000U
  8912. // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U
  8913. // .. .. reg_ddrc_wr_odt_block = 0x1
  8914. // .. .. ==> 0XF8006004[20:19] = 0x00000001U
  8915. // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U
  8916. // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
  8917. // .. .. ==> 0XF8006004[21:21] = 0x00000000U
  8918. // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
  8919. // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
  8920. // .. .. ==> 0XF8006004[26:22] = 0x00000000U
  8921. // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U
  8922. // .. .. reg_ddrc_addrmap_open_bank = 0x0
  8923. // .. .. ==> 0XF8006004[27:27] = 0x00000000U
  8924. // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
  8925. // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
  8926. // .. .. ==> 0XF8006004[28:28] = 0x00000000U
  8927. // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
  8928. // .. ..
  8929. EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U),
  8930. // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
  8931. // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
  8932. // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU
  8933. // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
  8934. // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
  8935. // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U
  8936. // .. .. reg_ddrc_hpr_xact_run_length = 0xf
  8937. // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
  8938. // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U
  8939. // .. ..
  8940. EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
  8941. // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
  8942. // .. .. ==> 0XF800600C[10:0] = 0x00000001U
  8943. // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
  8944. // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
  8945. // .. .. ==> 0XF800600C[21:11] = 0x00000002U
  8946. // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U
  8947. // .. .. reg_ddrc_lpr_xact_run_length = 0x8
  8948. // .. .. ==> 0XF800600C[25:22] = 0x00000008U
  8949. // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U
  8950. // .. ..
  8951. EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
  8952. // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
  8953. // .. .. ==> 0XF8006010[10:0] = 0x00000001U
  8954. // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
  8955. // .. .. reg_ddrc_w_xact_run_length = 0x8
  8956. // .. .. ==> 0XF8006010[14:11] = 0x00000008U
  8957. // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U
  8958. // .. .. reg_ddrc_w_max_starve_x32 = 0x2
  8959. // .. .. ==> 0XF8006010[25:15] = 0x00000002U
  8960. // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U
  8961. // .. ..
  8962. EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
  8963. // .. .. reg_ddrc_t_rc = 0x1a
  8964. // .. .. ==> 0XF8006014[5:0] = 0x0000001AU
  8965. // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001AU
  8966. // .. .. reg_ddrc_t_rfc_min = 0xa0
  8967. // .. .. ==> 0XF8006014[13:6] = 0x000000A0U
  8968. // .. .. ==> MASK : 0x00003FC0U VAL : 0x00002800U
  8969. // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
  8970. // .. .. ==> 0XF8006014[20:14] = 0x00000010U
  8971. // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U
  8972. // .. ..
  8973. EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004281AU),
  8974. // .. .. reg_ddrc_wr2pre = 0x12
  8975. // .. .. ==> 0XF8006018[4:0] = 0x00000012U
  8976. // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U
  8977. // .. .. reg_ddrc_powerdown_to_x32 = 0x6
  8978. // .. .. ==> 0XF8006018[9:5] = 0x00000006U
  8979. // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U
  8980. // .. .. reg_ddrc_t_faw = 0x16
  8981. // .. .. ==> 0XF8006018[15:10] = 0x00000016U
  8982. // .. .. ==> MASK : 0x0000FC00U VAL : 0x00005800U
  8983. // .. .. reg_ddrc_t_ras_max = 0x24
  8984. // .. .. ==> 0XF8006018[21:16] = 0x00000024U
  8985. // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U
  8986. // .. .. reg_ddrc_t_ras_min = 0x13
  8987. // .. .. ==> 0XF8006018[26:22] = 0x00000013U
  8988. // .. .. ==> MASK : 0x07C00000U VAL : 0x04C00000U
  8989. // .. .. reg_ddrc_t_cke = 0x4
  8990. // .. .. ==> 0XF8006018[31:28] = 0x00000004U
  8991. // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U
  8992. // .. ..
  8993. EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x44E458D2U),
  8994. // .. .. reg_ddrc_write_latency = 0x5
  8995. // .. .. ==> 0XF800601C[4:0] = 0x00000005U
  8996. // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U
  8997. // .. .. reg_ddrc_rd2wr = 0x7
  8998. // .. .. ==> 0XF800601C[9:5] = 0x00000007U
  8999. // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U
  9000. // .. .. reg_ddrc_wr2rd = 0xe
  9001. // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
  9002. // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U
  9003. // .. .. reg_ddrc_t_xp = 0x4
  9004. // .. .. ==> 0XF800601C[19:15] = 0x00000004U
  9005. // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U
  9006. // .. .. reg_ddrc_pad_pd = 0x0
  9007. // .. .. ==> 0XF800601C[22:20] = 0x00000000U
  9008. // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U
  9009. // .. .. reg_ddrc_rd2pre = 0x4
  9010. // .. .. ==> 0XF800601C[27:23] = 0x00000004U
  9011. // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U
  9012. // .. .. reg_ddrc_t_rcd = 0x7
  9013. // .. .. ==> 0XF800601C[31:28] = 0x00000007U
  9014. // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
  9015. // .. ..
  9016. EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
  9017. // .. .. reg_ddrc_t_ccd = 0x4
  9018. // .. .. ==> 0XF8006020[4:2] = 0x00000004U
  9019. // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U
  9020. // .. .. reg_ddrc_t_rrd = 0x6
  9021. // .. .. ==> 0XF8006020[7:5] = 0x00000006U
  9022. // .. .. ==> MASK : 0x000000E0U VAL : 0x000000C0U
  9023. // .. .. reg_ddrc_refresh_margin = 0x2
  9024. // .. .. ==> 0XF8006020[11:8] = 0x00000002U
  9025. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
  9026. // .. .. reg_ddrc_t_rp = 0x7
  9027. // .. .. ==> 0XF8006020[15:12] = 0x00000007U
  9028. // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U
  9029. // .. .. reg_ddrc_refresh_to_x32 = 0x8
  9030. // .. .. ==> 0XF8006020[20:16] = 0x00000008U
  9031. // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U
  9032. // .. .. reg_ddrc_sdram = 0x1
  9033. // .. .. ==> 0XF8006020[21:21] = 0x00000001U
  9034. // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U
  9035. // .. .. reg_ddrc_mobile = 0x0
  9036. // .. .. ==> 0XF8006020[22:22] = 0x00000000U
  9037. // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
  9038. // .. .. reg_ddrc_clock_stop_en = 0x0
  9039. // .. .. ==> 0XF8006020[23:23] = 0x00000000U
  9040. // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
  9041. // .. .. reg_ddrc_read_latency = 0x7
  9042. // .. .. ==> 0XF8006020[28:24] = 0x00000007U
  9043. // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U
  9044. // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
  9045. // .. .. ==> 0XF8006020[29:29] = 0x00000001U
  9046. // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U
  9047. // .. .. reg_ddrc_dis_pad_pd = 0x0
  9048. // .. .. ==> 0XF8006020[30:30] = 0x00000000U
  9049. // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
  9050. // .. .. reg_ddrc_loopback = 0x0
  9051. // .. .. ==> 0XF8006020[31:31] = 0x00000000U
  9052. // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
  9053. // .. ..
  9054. EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x272872D0U),
  9055. // .. .. reg_ddrc_en_2t_timing_mode = 0x0
  9056. // .. .. ==> 0XF8006024[0:0] = 0x00000000U
  9057. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  9058. // .. .. reg_ddrc_prefer_write = 0x0
  9059. // .. .. ==> 0XF8006024[1:1] = 0x00000000U
  9060. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  9061. // .. .. reg_ddrc_max_rank_rd = 0xf
  9062. // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
  9063. // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU
  9064. // .. .. reg_ddrc_mr_wr = 0x0
  9065. // .. .. ==> 0XF8006024[6:6] = 0x00000000U
  9066. // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
  9067. // .. .. reg_ddrc_mr_addr = 0x0
  9068. // .. .. ==> 0XF8006024[8:7] = 0x00000000U
  9069. // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U
  9070. // .. .. reg_ddrc_mr_data = 0x0
  9071. // .. .. ==> 0XF8006024[24:9] = 0x00000000U
  9072. // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U
  9073. // .. .. ddrc_reg_mr_wr_busy = 0x0
  9074. // .. .. ==> 0XF8006024[25:25] = 0x00000000U
  9075. // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
  9076. // .. .. reg_ddrc_mr_type = 0x0
  9077. // .. .. ==> 0XF8006024[26:26] = 0x00000000U
  9078. // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
  9079. // .. .. reg_ddrc_mr_rdata_valid = 0x0
  9080. // .. .. ==> 0XF8006024[27:27] = 0x00000000U
  9081. // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
  9082. // .. ..
  9083. EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU),
  9084. // .. .. reg_ddrc_final_wait_x32 = 0x7
  9085. // .. .. ==> 0XF8006028[6:0] = 0x00000007U
  9086. // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U
  9087. // .. .. reg_ddrc_pre_ocd_x32 = 0x0
  9088. // .. .. ==> 0XF8006028[10:7] = 0x00000000U
  9089. // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U
  9090. // .. .. reg_ddrc_t_mrd = 0x4
  9091. // .. .. ==> 0XF8006028[13:11] = 0x00000004U
  9092. // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U
  9093. // .. ..
  9094. EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
  9095. // .. .. reg_ddrc_emr2 = 0x8
  9096. // .. .. ==> 0XF800602C[15:0] = 0x00000008U
  9097. // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U
  9098. // .. .. reg_ddrc_emr3 = 0x0
  9099. // .. .. ==> 0XF800602C[31:16] = 0x00000000U
  9100. // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U
  9101. // .. ..
  9102. EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
  9103. // .. .. reg_ddrc_mr = 0x930
  9104. // .. .. ==> 0XF8006030[15:0] = 0x00000930U
  9105. // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U
  9106. // .. .. reg_ddrc_emr = 0x4
  9107. // .. .. ==> 0XF8006030[31:16] = 0x00000004U
  9108. // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U
  9109. // .. ..
  9110. EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
  9111. // .. .. reg_ddrc_burst_rdwr = 0x4
  9112. // .. .. ==> 0XF8006034[3:0] = 0x00000004U
  9113. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U
  9114. // .. .. reg_ddrc_pre_cke_x1024 = 0x105
  9115. // .. .. ==> 0XF8006034[13:4] = 0x00000105U
  9116. // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U
  9117. // .. .. reg_ddrc_post_cke_x1024 = 0x1
  9118. // .. .. ==> 0XF8006034[25:16] = 0x00000001U
  9119. // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U
  9120. // .. .. reg_ddrc_burstchop = 0x0
  9121. // .. .. ==> 0XF8006034[28:28] = 0x00000000U
  9122. // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
  9123. // .. ..
  9124. EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
  9125. // .. .. reg_ddrc_force_low_pri_n = 0x0
  9126. // .. .. ==> 0XF8006038[0:0] = 0x00000000U
  9127. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  9128. // .. .. reg_ddrc_dis_dq = 0x0
  9129. // .. .. ==> 0XF8006038[1:1] = 0x00000000U
  9130. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  9131. // .. .. reg_phy_debug_mode = 0x0
  9132. // .. .. ==> 0XF8006038[6:6] = 0x00000000U
  9133. // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
  9134. // .. .. reg_phy_wr_level_start = 0x0
  9135. // .. .. ==> 0XF8006038[7:7] = 0x00000000U
  9136. // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
  9137. // .. .. reg_phy_rd_level_start = 0x0
  9138. // .. .. ==> 0XF8006038[8:8] = 0x00000000U
  9139. // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
  9140. // .. .. reg_phy_dq0_wait_t = 0x0
  9141. // .. .. ==> 0XF8006038[12:9] = 0x00000000U
  9142. // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U
  9143. // .. ..
  9144. EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U),
  9145. // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
  9146. // .. .. ==> 0XF800603C[3:0] = 0x00000007U
  9147. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U
  9148. // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
  9149. // .. .. ==> 0XF800603C[7:4] = 0x00000007U
  9150. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U
  9151. // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
  9152. // .. .. ==> 0XF800603C[11:8] = 0x00000007U
  9153. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U
  9154. // .. .. reg_ddrc_addrmap_col_b5 = 0x0
  9155. // .. .. ==> 0XF800603C[15:12] = 0x00000000U
  9156. // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
  9157. // .. .. reg_ddrc_addrmap_col_b6 = 0x0
  9158. // .. .. ==> 0XF800603C[19:16] = 0x00000000U
  9159. // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
  9160. // .. ..
  9161. EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
  9162. // .. .. reg_ddrc_addrmap_col_b2 = 0x0
  9163. // .. .. ==> 0XF8006040[3:0] = 0x00000000U
  9164. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
  9165. // .. .. reg_ddrc_addrmap_col_b3 = 0x0
  9166. // .. .. ==> 0XF8006040[7:4] = 0x00000000U
  9167. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
  9168. // .. .. reg_ddrc_addrmap_col_b4 = 0x0
  9169. // .. .. ==> 0XF8006040[11:8] = 0x00000000U
  9170. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
  9171. // .. .. reg_ddrc_addrmap_col_b7 = 0x0
  9172. // .. .. ==> 0XF8006040[15:12] = 0x00000000U
  9173. // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
  9174. // .. .. reg_ddrc_addrmap_col_b8 = 0x0
  9175. // .. .. ==> 0XF8006040[19:16] = 0x00000000U
  9176. // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
  9177. // .. .. reg_ddrc_addrmap_col_b9 = 0xf
  9178. // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
  9179. // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U
  9180. // .. .. reg_ddrc_addrmap_col_b10 = 0xf
  9181. // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
  9182. // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
  9183. // .. .. reg_ddrc_addrmap_col_b11 = 0xf
  9184. // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
  9185. // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U
  9186. // .. ..
  9187. EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
  9188. // .. .. reg_ddrc_addrmap_row_b0 = 0x6
  9189. // .. .. ==> 0XF8006044[3:0] = 0x00000006U
  9190. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U
  9191. // .. .. reg_ddrc_addrmap_row_b1 = 0x6
  9192. // .. .. ==> 0XF8006044[7:4] = 0x00000006U
  9193. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U
  9194. // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
  9195. // .. .. ==> 0XF8006044[11:8] = 0x00000006U
  9196. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U
  9197. // .. .. reg_ddrc_addrmap_row_b12 = 0x6
  9198. // .. .. ==> 0XF8006044[15:12] = 0x00000006U
  9199. // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
  9200. // .. .. reg_ddrc_addrmap_row_b13 = 0x6
  9201. // .. .. ==> 0XF8006044[19:16] = 0x00000006U
  9202. // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
  9203. // .. .. reg_ddrc_addrmap_row_b14 = 0x6
  9204. // .. .. ==> 0XF8006044[23:20] = 0x00000006U
  9205. // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U
  9206. // .. .. reg_ddrc_addrmap_row_b15 = 0xf
  9207. // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
  9208. // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
  9209. // .. ..
  9210. EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
  9211. // .. .. reg_ddrc_rank0_rd_odt = 0x0
  9212. // .. .. ==> 0XF8006048[2:0] = 0x00000000U
  9213. // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
  9214. // .. .. reg_ddrc_rank0_wr_odt = 0x1
  9215. // .. .. ==> 0XF8006048[5:3] = 0x00000001U
  9216. // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U
  9217. // .. .. reg_ddrc_rank1_rd_odt = 0x1
  9218. // .. .. ==> 0XF8006048[8:6] = 0x00000001U
  9219. // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U
  9220. // .. .. reg_ddrc_rank1_wr_odt = 0x1
  9221. // .. .. ==> 0XF8006048[11:9] = 0x00000001U
  9222. // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  9223. // .. .. reg_phy_rd_local_odt = 0x0
  9224. // .. .. ==> 0XF8006048[13:12] = 0x00000000U
  9225. // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U
  9226. // .. .. reg_phy_wr_local_odt = 0x3
  9227. // .. .. ==> 0XF8006048[15:14] = 0x00000003U
  9228. // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U
  9229. // .. .. reg_phy_idle_local_odt = 0x3
  9230. // .. .. ==> 0XF8006048[17:16] = 0x00000003U
  9231. // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U
  9232. // .. .. reg_ddrc_rank2_rd_odt = 0x0
  9233. // .. .. ==> 0XF8006048[20:18] = 0x00000000U
  9234. // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U
  9235. // .. .. reg_ddrc_rank2_wr_odt = 0x0
  9236. // .. .. ==> 0XF8006048[23:21] = 0x00000000U
  9237. // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U
  9238. // .. .. reg_ddrc_rank3_rd_odt = 0x0
  9239. // .. .. ==> 0XF8006048[26:24] = 0x00000000U
  9240. // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U
  9241. // .. .. reg_ddrc_rank3_wr_odt = 0x0
  9242. // .. .. ==> 0XF8006048[29:27] = 0x00000000U
  9243. // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U
  9244. // .. ..
  9245. EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U),
  9246. // .. .. reg_phy_rd_cmd_to_data = 0x0
  9247. // .. .. ==> 0XF8006050[3:0] = 0x00000000U
  9248. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
  9249. // .. .. reg_phy_wr_cmd_to_data = 0x0
  9250. // .. .. ==> 0XF8006050[7:4] = 0x00000000U
  9251. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
  9252. // .. .. reg_phy_rdc_we_to_re_delay = 0x8
  9253. // .. .. ==> 0XF8006050[11:8] = 0x00000008U
  9254. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U
  9255. // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
  9256. // .. .. ==> 0XF8006050[15:15] = 0x00000000U
  9257. // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
  9258. // .. .. reg_phy_use_fixed_re = 0x1
  9259. // .. .. ==> 0XF8006050[16:16] = 0x00000001U
  9260. // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
  9261. // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
  9262. // .. .. ==> 0XF8006050[17:17] = 0x00000000U
  9263. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  9264. // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
  9265. // .. .. ==> 0XF8006050[18:18] = 0x00000000U
  9266. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  9267. // .. .. reg_phy_clk_stall_level = 0x0
  9268. // .. .. ==> 0XF8006050[19:19] = 0x00000000U
  9269. // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
  9270. // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
  9271. // .. .. ==> 0XF8006050[27:24] = 0x00000007U
  9272. // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U
  9273. // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
  9274. // .. .. ==> 0XF8006050[31:28] = 0x00000007U
  9275. // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
  9276. // .. ..
  9277. EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
  9278. // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
  9279. // .. .. ==> 0XF8006058[7:0] = 0x00000001U
  9280. // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U
  9281. // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
  9282. // .. .. ==> 0XF8006058[15:8] = 0x00000001U
  9283. // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U
  9284. // .. .. reg_ddrc_dis_dll_calib = 0x0
  9285. // .. .. ==> 0XF8006058[16:16] = 0x00000000U
  9286. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  9287. // .. ..
  9288. EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U),
  9289. // .. .. reg_ddrc_rd_odt_delay = 0x3
  9290. // .. .. ==> 0XF800605C[3:0] = 0x00000003U
  9291. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U
  9292. // .. .. reg_ddrc_wr_odt_delay = 0x0
  9293. // .. .. ==> 0XF800605C[7:4] = 0x00000000U
  9294. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
  9295. // .. .. reg_ddrc_rd_odt_hold = 0x0
  9296. // .. .. ==> 0XF800605C[11:8] = 0x00000000U
  9297. // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
  9298. // .. .. reg_ddrc_wr_odt_hold = 0x5
  9299. // .. .. ==> 0XF800605C[15:12] = 0x00000005U
  9300. // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U
  9301. // .. ..
  9302. EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
  9303. // .. .. reg_ddrc_pageclose = 0x0
  9304. // .. .. ==> 0XF8006060[0:0] = 0x00000000U
  9305. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  9306. // .. .. reg_ddrc_lpr_num_entries = 0x1f
  9307. // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
  9308. // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU
  9309. // .. .. reg_ddrc_auto_pre_en = 0x0
  9310. // .. .. ==> 0XF8006060[7:7] = 0x00000000U
  9311. // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
  9312. // .. .. reg_ddrc_refresh_update_level = 0x0
  9313. // .. .. ==> 0XF8006060[8:8] = 0x00000000U
  9314. // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
  9315. // .. .. reg_ddrc_dis_wc = 0x0
  9316. // .. .. ==> 0XF8006060[9:9] = 0x00000000U
  9317. // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
  9318. // .. .. reg_ddrc_dis_collision_page_opt = 0x0
  9319. // .. .. ==> 0XF8006060[10:10] = 0x00000000U
  9320. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  9321. // .. .. reg_ddrc_selfref_en = 0x0
  9322. // .. .. ==> 0XF8006060[12:12] = 0x00000000U
  9323. // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U
  9324. // .. ..
  9325. EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
  9326. // .. .. reg_ddrc_go2critical_hysteresis = 0x0
  9327. // .. .. ==> 0XF8006064[12:5] = 0x00000000U
  9328. // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U
  9329. // .. .. reg_arb_go2critical_en = 0x1
  9330. // .. .. ==> 0XF8006064[17:17] = 0x00000001U
  9331. // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U
  9332. // .. ..
  9333. EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
  9334. // .. .. reg_ddrc_wrlvl_ww = 0x41
  9335. // .. .. ==> 0XF8006068[7:0] = 0x00000041U
  9336. // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U
  9337. // .. .. reg_ddrc_rdlvl_rr = 0x41
  9338. // .. .. ==> 0XF8006068[15:8] = 0x00000041U
  9339. // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U
  9340. // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
  9341. // .. .. ==> 0XF8006068[25:16] = 0x00000028U
  9342. // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U
  9343. // .. ..
  9344. EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
  9345. // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
  9346. // .. .. ==> 0XF800606C[7:0] = 0x00000010U
  9347. // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U
  9348. // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
  9349. // .. .. ==> 0XF800606C[15:8] = 0x00000016U
  9350. // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U
  9351. // .. ..
  9352. EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
  9353. // .. .. refresh_timer0_start_value_x32 = 0x0
  9354. // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
  9355. // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U
  9356. // .. .. refresh_timer1_start_value_x32 = 0x8
  9357. // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
  9358. // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U
  9359. // .. ..
  9360. EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U),
  9361. // .. .. reg_ddrc_dis_auto_zq = 0x0
  9362. // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
  9363. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  9364. // .. .. reg_ddrc_ddr3 = 0x1
  9365. // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
  9366. // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
  9367. // .. .. reg_ddrc_t_mod = 0x200
  9368. // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
  9369. // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U
  9370. // .. .. reg_ddrc_t_zq_long_nop = 0x200
  9371. // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
  9372. // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U
  9373. // .. .. reg_ddrc_t_zq_short_nop = 0x40
  9374. // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
  9375. // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U
  9376. // .. ..
  9377. EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
  9378. // .. .. t_zq_short_interval_x1024 = 0xcb73
  9379. // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
  9380. // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U
  9381. // .. .. dram_rstn_x1024 = 0x69
  9382. // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
  9383. // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U
  9384. // .. ..
  9385. EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
  9386. // .. .. deeppowerdown_en = 0x0
  9387. // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
  9388. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  9389. // .. .. deeppowerdown_to_x1024 = 0xff
  9390. // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
  9391. // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU
  9392. // .. ..
  9393. EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
  9394. // .. .. dfi_wrlvl_max_x1024 = 0xfff
  9395. // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
  9396. // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU
  9397. // .. .. dfi_rdlvl_max_x1024 = 0xfff
  9398. // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
  9399. // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U
  9400. // .. .. ddrc_reg_twrlvl_max_error = 0x0
  9401. // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
  9402. // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
  9403. // .. .. ddrc_reg_trdlvl_max_error = 0x0
  9404. // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
  9405. // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
  9406. // .. .. reg_ddrc_dfi_wr_level_en = 0x1
  9407. // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
  9408. // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
  9409. // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
  9410. // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
  9411. // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
  9412. // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
  9413. // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
  9414. // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
  9415. // .. ..
  9416. EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
  9417. // .. .. reg_ddrc_2t_delay = 0x0
  9418. // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
  9419. // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U
  9420. // .. .. reg_ddrc_skip_ocd = 0x1
  9421. // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
  9422. // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U
  9423. // .. .. reg_ddrc_dis_pre_bypass = 0x0
  9424. // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
  9425. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  9426. // .. ..
  9427. EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U),
  9428. // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
  9429. // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
  9430. // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U
  9431. // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
  9432. // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
  9433. // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U
  9434. // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
  9435. // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
  9436. // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U
  9437. // .. ..
  9438. EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
  9439. // .. .. START: RESET ECC ERROR
  9440. // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
  9441. // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
  9442. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  9443. // .. .. Clear_Correctable_DRAM_ECC_error = 1
  9444. // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
  9445. // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
  9446. // .. ..
  9447. EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
  9448. // .. .. FINISH: RESET ECC ERROR
  9449. // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
  9450. // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
  9451. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  9452. // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
  9453. // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
  9454. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  9455. // .. ..
  9456. EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
  9457. // .. .. CORR_ECC_LOG_VALID = 0x0
  9458. // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
  9459. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  9460. // .. .. ECC_CORRECTED_BIT_NUM = 0x0
  9461. // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
  9462. // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U
  9463. // .. ..
  9464. EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
  9465. // .. .. UNCORR_ECC_LOG_VALID = 0x0
  9466. // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
  9467. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  9468. // .. ..
  9469. EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
  9470. // .. .. STAT_NUM_CORR_ERR = 0x0
  9471. // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
  9472. // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U
  9473. // .. .. STAT_NUM_UNCORR_ERR = 0x0
  9474. // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
  9475. // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U
  9476. // .. ..
  9477. EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
  9478. // .. .. reg_ddrc_ecc_mode = 0x0
  9479. // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
  9480. // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
  9481. // .. .. reg_ddrc_dis_scrub = 0x1
  9482. // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
  9483. // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
  9484. // .. ..
  9485. EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
  9486. // .. .. reg_phy_dif_on = 0x0
  9487. // .. .. ==> 0XF8006114[3:0] = 0x00000000U
  9488. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
  9489. // .. .. reg_phy_dif_off = 0x0
  9490. // .. .. ==> 0XF8006114[7:4] = 0x00000000U
  9491. // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
  9492. // .. ..
  9493. EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
  9494. // .. .. reg_phy_data_slice_in_use = 0x1
  9495. // .. .. ==> 0XF8006118[0:0] = 0x00000001U
  9496. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  9497. // .. .. reg_phy_rdlvl_inc_mode = 0x0
  9498. // .. .. ==> 0XF8006118[1:1] = 0x00000000U
  9499. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  9500. // .. .. reg_phy_gatelvl_inc_mode = 0x0
  9501. // .. .. ==> 0XF8006118[2:2] = 0x00000000U
  9502. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  9503. // .. .. reg_phy_wrlvl_inc_mode = 0x0
  9504. // .. .. ==> 0XF8006118[3:3] = 0x00000000U
  9505. // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
  9506. // .. .. reg_phy_board_lpbk_tx = 0x0
  9507. // .. .. ==> 0XF8006118[4:4] = 0x00000000U
  9508. // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  9509. // .. .. reg_phy_board_lpbk_rx = 0x0
  9510. // .. .. ==> 0XF8006118[5:5] = 0x00000000U
  9511. // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
  9512. // .. .. reg_phy_bist_shift_dq = 0x0
  9513. // .. .. ==> 0XF8006118[14:6] = 0x00000000U
  9514. // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
  9515. // .. .. reg_phy_bist_err_clr = 0x0
  9516. // .. .. ==> 0XF8006118[23:15] = 0x00000000U
  9517. // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
  9518. // .. .. reg_phy_dq_offset = 0x40
  9519. // .. .. ==> 0XF8006118[30:24] = 0x00000040U
  9520. // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
  9521. // .. ..
  9522. EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U),
  9523. // .. .. reg_phy_data_slice_in_use = 0x1
  9524. // .. .. ==> 0XF800611C[0:0] = 0x00000001U
  9525. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  9526. // .. .. reg_phy_rdlvl_inc_mode = 0x0
  9527. // .. .. ==> 0XF800611C[1:1] = 0x00000000U
  9528. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  9529. // .. .. reg_phy_gatelvl_inc_mode = 0x0
  9530. // .. .. ==> 0XF800611C[2:2] = 0x00000000U
  9531. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  9532. // .. .. reg_phy_wrlvl_inc_mode = 0x0
  9533. // .. .. ==> 0XF800611C[3:3] = 0x00000000U
  9534. // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
  9535. // .. .. reg_phy_board_lpbk_tx = 0x0
  9536. // .. .. ==> 0XF800611C[4:4] = 0x00000000U
  9537. // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  9538. // .. .. reg_phy_board_lpbk_rx = 0x0
  9539. // .. .. ==> 0XF800611C[5:5] = 0x00000000U
  9540. // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
  9541. // .. .. reg_phy_bist_shift_dq = 0x0
  9542. // .. .. ==> 0XF800611C[14:6] = 0x00000000U
  9543. // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
  9544. // .. .. reg_phy_bist_err_clr = 0x0
  9545. // .. .. ==> 0XF800611C[23:15] = 0x00000000U
  9546. // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
  9547. // .. .. reg_phy_dq_offset = 0x40
  9548. // .. .. ==> 0XF800611C[30:24] = 0x00000040U
  9549. // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
  9550. // .. ..
  9551. EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U),
  9552. // .. .. reg_phy_data_slice_in_use = 0x1
  9553. // .. .. ==> 0XF8006120[0:0] = 0x00000001U
  9554. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  9555. // .. .. reg_phy_rdlvl_inc_mode = 0x0
  9556. // .. .. ==> 0XF8006120[1:1] = 0x00000000U
  9557. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  9558. // .. .. reg_phy_gatelvl_inc_mode = 0x0
  9559. // .. .. ==> 0XF8006120[2:2] = 0x00000000U
  9560. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  9561. // .. .. reg_phy_wrlvl_inc_mode = 0x0
  9562. // .. .. ==> 0XF8006120[3:3] = 0x00000000U
  9563. // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
  9564. // .. .. reg_phy_board_lpbk_tx = 0x0
  9565. // .. .. ==> 0XF8006120[4:4] = 0x00000000U
  9566. // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  9567. // .. .. reg_phy_board_lpbk_rx = 0x0
  9568. // .. .. ==> 0XF8006120[5:5] = 0x00000000U
  9569. // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
  9570. // .. .. reg_phy_bist_shift_dq = 0x0
  9571. // .. .. ==> 0XF8006120[14:6] = 0x00000000U
  9572. // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
  9573. // .. .. reg_phy_bist_err_clr = 0x0
  9574. // .. .. ==> 0XF8006120[23:15] = 0x00000000U
  9575. // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
  9576. // .. .. reg_phy_dq_offset = 0x40
  9577. // .. .. ==> 0XF8006120[30:24] = 0x00000040U
  9578. // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
  9579. // .. ..
  9580. EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U),
  9581. // .. .. reg_phy_data_slice_in_use = 0x1
  9582. // .. .. ==> 0XF8006124[0:0] = 0x00000001U
  9583. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  9584. // .. .. reg_phy_rdlvl_inc_mode = 0x0
  9585. // .. .. ==> 0XF8006124[1:1] = 0x00000000U
  9586. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  9587. // .. .. reg_phy_gatelvl_inc_mode = 0x0
  9588. // .. .. ==> 0XF8006124[2:2] = 0x00000000U
  9589. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  9590. // .. .. reg_phy_wrlvl_inc_mode = 0x0
  9591. // .. .. ==> 0XF8006124[3:3] = 0x00000000U
  9592. // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
  9593. // .. .. reg_phy_board_lpbk_tx = 0x0
  9594. // .. .. ==> 0XF8006124[4:4] = 0x00000000U
  9595. // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  9596. // .. .. reg_phy_board_lpbk_rx = 0x0
  9597. // .. .. ==> 0XF8006124[5:5] = 0x00000000U
  9598. // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
  9599. // .. .. reg_phy_bist_shift_dq = 0x0
  9600. // .. .. ==> 0XF8006124[14:6] = 0x00000000U
  9601. // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
  9602. // .. .. reg_phy_bist_err_clr = 0x0
  9603. // .. .. ==> 0XF8006124[23:15] = 0x00000000U
  9604. // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
  9605. // .. .. reg_phy_dq_offset = 0x40
  9606. // .. .. ==> 0XF8006124[30:24] = 0x00000040U
  9607. // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
  9608. // .. ..
  9609. EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U),
  9610. // .. .. reg_phy_wrlvl_init_ratio = 0x0
  9611. // .. .. ==> 0XF800612C[9:0] = 0x00000000U
  9612. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U
  9613. // .. .. reg_phy_gatelvl_init_ratio = 0xb0
  9614. // .. .. ==> 0XF800612C[19:10] = 0x000000B0U
  9615. // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002C000U
  9616. // .. ..
  9617. EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0002C000U),
  9618. // .. .. reg_phy_wrlvl_init_ratio = 0x0
  9619. // .. .. ==> 0XF8006130[9:0] = 0x00000000U
  9620. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U
  9621. // .. .. reg_phy_gatelvl_init_ratio = 0xb1
  9622. // .. .. ==> 0XF8006130[19:10] = 0x000000B1U
  9623. // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002C400U
  9624. // .. ..
  9625. EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x0002C400U),
  9626. // .. .. reg_phy_wrlvl_init_ratio = 0x3
  9627. // .. .. ==> 0XF8006134[9:0] = 0x00000003U
  9628. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U
  9629. // .. .. reg_phy_gatelvl_init_ratio = 0xbc
  9630. // .. .. ==> 0XF8006134[19:10] = 0x000000BCU
  9631. // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002F000U
  9632. // .. ..
  9633. EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0002F003U),
  9634. // .. .. reg_phy_wrlvl_init_ratio = 0x3
  9635. // .. .. ==> 0XF8006138[9:0] = 0x00000003U
  9636. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U
  9637. // .. .. reg_phy_gatelvl_init_ratio = 0xbb
  9638. // .. .. ==> 0XF8006138[19:10] = 0x000000BBU
  9639. // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002EC00U
  9640. // .. ..
  9641. EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0002EC03U),
  9642. // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
  9643. // .. .. ==> 0XF8006140[9:0] = 0x00000035U
  9644. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
  9645. // .. .. reg_phy_rd_dqs_slave_force = 0x0
  9646. // .. .. ==> 0XF8006140[10:10] = 0x00000000U
  9647. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  9648. // .. .. reg_phy_rd_dqs_slave_delay = 0x0
  9649. // .. .. ==> 0XF8006140[19:11] = 0x00000000U
  9650. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  9651. // .. ..
  9652. EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
  9653. // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
  9654. // .. .. ==> 0XF8006144[9:0] = 0x00000035U
  9655. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
  9656. // .. .. reg_phy_rd_dqs_slave_force = 0x0
  9657. // .. .. ==> 0XF8006144[10:10] = 0x00000000U
  9658. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  9659. // .. .. reg_phy_rd_dqs_slave_delay = 0x0
  9660. // .. .. ==> 0XF8006144[19:11] = 0x00000000U
  9661. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  9662. // .. ..
  9663. EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
  9664. // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
  9665. // .. .. ==> 0XF8006148[9:0] = 0x00000035U
  9666. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
  9667. // .. .. reg_phy_rd_dqs_slave_force = 0x0
  9668. // .. .. ==> 0XF8006148[10:10] = 0x00000000U
  9669. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  9670. // .. .. reg_phy_rd_dqs_slave_delay = 0x0
  9671. // .. .. ==> 0XF8006148[19:11] = 0x00000000U
  9672. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  9673. // .. ..
  9674. EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
  9675. // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
  9676. // .. .. ==> 0XF800614C[9:0] = 0x00000035U
  9677. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
  9678. // .. .. reg_phy_rd_dqs_slave_force = 0x0
  9679. // .. .. ==> 0XF800614C[10:10] = 0x00000000U
  9680. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  9681. // .. .. reg_phy_rd_dqs_slave_delay = 0x0
  9682. // .. .. ==> 0XF800614C[19:11] = 0x00000000U
  9683. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  9684. // .. ..
  9685. EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
  9686. // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
  9687. // .. .. ==> 0XF8006154[9:0] = 0x00000077U
  9688. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000077U
  9689. // .. .. reg_phy_wr_dqs_slave_force = 0x0
  9690. // .. .. ==> 0XF8006154[10:10] = 0x00000000U
  9691. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  9692. // .. .. reg_phy_wr_dqs_slave_delay = 0x0
  9693. // .. .. ==> 0XF8006154[19:11] = 0x00000000U
  9694. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  9695. // .. ..
  9696. EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x00000077U),
  9697. // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
  9698. // .. .. ==> 0XF8006158[9:0] = 0x00000077U
  9699. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000077U
  9700. // .. .. reg_phy_wr_dqs_slave_force = 0x0
  9701. // .. .. ==> 0XF8006158[10:10] = 0x00000000U
  9702. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  9703. // .. .. reg_phy_wr_dqs_slave_delay = 0x0
  9704. // .. .. ==> 0XF8006158[19:11] = 0x00000000U
  9705. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  9706. // .. ..
  9707. EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000077U),
  9708. // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
  9709. // .. .. ==> 0XF800615C[9:0] = 0x00000083U
  9710. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U
  9711. // .. .. reg_phy_wr_dqs_slave_force = 0x0
  9712. // .. .. ==> 0XF800615C[10:10] = 0x00000000U
  9713. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  9714. // .. .. reg_phy_wr_dqs_slave_delay = 0x0
  9715. // .. .. ==> 0XF800615C[19:11] = 0x00000000U
  9716. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  9717. // .. ..
  9718. EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x00000083U),
  9719. // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
  9720. // .. .. ==> 0XF8006160[9:0] = 0x00000083U
  9721. // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U
  9722. // .. .. reg_phy_wr_dqs_slave_force = 0x0
  9723. // .. .. ==> 0XF8006160[10:10] = 0x00000000U
  9724. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  9725. // .. .. reg_phy_wr_dqs_slave_delay = 0x0
  9726. // .. .. ==> 0XF8006160[19:11] = 0x00000000U
  9727. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  9728. // .. ..
  9729. EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x00000083U),
  9730. // .. .. reg_phy_fifo_we_slave_ratio = 0x105
  9731. // .. .. ==> 0XF8006168[10:0] = 0x00000105U
  9732. // .. .. ==> MASK : 0x000007FFU VAL : 0x00000105U
  9733. // .. .. reg_phy_fifo_we_in_force = 0x0
  9734. // .. .. ==> 0XF8006168[11:11] = 0x00000000U
  9735. // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
  9736. // .. .. reg_phy_fifo_we_in_delay = 0x0
  9737. // .. .. ==> 0XF8006168[20:12] = 0x00000000U
  9738. // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
  9739. // .. ..
  9740. EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000105U),
  9741. // .. .. reg_phy_fifo_we_slave_ratio = 0x106
  9742. // .. .. ==> 0XF800616C[10:0] = 0x00000106U
  9743. // .. .. ==> MASK : 0x000007FFU VAL : 0x00000106U
  9744. // .. .. reg_phy_fifo_we_in_force = 0x0
  9745. // .. .. ==> 0XF800616C[11:11] = 0x00000000U
  9746. // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
  9747. // .. .. reg_phy_fifo_we_in_delay = 0x0
  9748. // .. .. ==> 0XF800616C[20:12] = 0x00000000U
  9749. // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
  9750. // .. ..
  9751. EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x00000106U),
  9752. // .. .. reg_phy_fifo_we_slave_ratio = 0x111
  9753. // .. .. ==> 0XF8006170[10:0] = 0x00000111U
  9754. // .. .. ==> MASK : 0x000007FFU VAL : 0x00000111U
  9755. // .. .. reg_phy_fifo_we_in_force = 0x0
  9756. // .. .. ==> 0XF8006170[11:11] = 0x00000000U
  9757. // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
  9758. // .. .. reg_phy_fifo_we_in_delay = 0x0
  9759. // .. .. ==> 0XF8006170[20:12] = 0x00000000U
  9760. // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
  9761. // .. ..
  9762. EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000111U),
  9763. // .. .. reg_phy_fifo_we_slave_ratio = 0x110
  9764. // .. .. ==> 0XF8006174[10:0] = 0x00000110U
  9765. // .. .. ==> MASK : 0x000007FFU VAL : 0x00000110U
  9766. // .. .. reg_phy_fifo_we_in_force = 0x0
  9767. // .. .. ==> 0XF8006174[11:11] = 0x00000000U
  9768. // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
  9769. // .. .. reg_phy_fifo_we_in_delay = 0x0
  9770. // .. .. ==> 0XF8006174[20:12] = 0x00000000U
  9771. // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
  9772. // .. ..
  9773. EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000110U),
  9774. // .. .. reg_phy_wr_data_slave_ratio = 0xb7
  9775. // .. .. ==> 0XF800617C[9:0] = 0x000000B7U
  9776. // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B7U
  9777. // .. .. reg_phy_wr_data_slave_force = 0x0
  9778. // .. .. ==> 0XF800617C[10:10] = 0x00000000U
  9779. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  9780. // .. .. reg_phy_wr_data_slave_delay = 0x0
  9781. // .. .. ==> 0XF800617C[19:11] = 0x00000000U
  9782. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  9783. // .. ..
  9784. EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000B7U),
  9785. // .. .. reg_phy_wr_data_slave_ratio = 0xb7
  9786. // .. .. ==> 0XF8006180[9:0] = 0x000000B7U
  9787. // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B7U
  9788. // .. .. reg_phy_wr_data_slave_force = 0x0
  9789. // .. .. ==> 0XF8006180[10:10] = 0x00000000U
  9790. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  9791. // .. .. reg_phy_wr_data_slave_delay = 0x0
  9792. // .. .. ==> 0XF8006180[19:11] = 0x00000000U
  9793. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  9794. // .. ..
  9795. EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000B7U),
  9796. // .. .. reg_phy_wr_data_slave_ratio = 0xc3
  9797. // .. .. ==> 0XF8006184[9:0] = 0x000000C3U
  9798. // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U
  9799. // .. .. reg_phy_wr_data_slave_force = 0x0
  9800. // .. .. ==> 0XF8006184[10:10] = 0x00000000U
  9801. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  9802. // .. .. reg_phy_wr_data_slave_delay = 0x0
  9803. // .. .. ==> 0XF8006184[19:11] = 0x00000000U
  9804. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  9805. // .. ..
  9806. EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000C3U),
  9807. // .. .. reg_phy_wr_data_slave_ratio = 0xc3
  9808. // .. .. ==> 0XF8006188[9:0] = 0x000000C3U
  9809. // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U
  9810. // .. .. reg_phy_wr_data_slave_force = 0x0
  9811. // .. .. ==> 0XF8006188[10:10] = 0x00000000U
  9812. // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
  9813. // .. .. reg_phy_wr_data_slave_delay = 0x0
  9814. // .. .. ==> 0XF8006188[19:11] = 0x00000000U
  9815. // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
  9816. // .. ..
  9817. EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000C3U),
  9818. // .. .. reg_phy_loopback = 0x0
  9819. // .. .. ==> 0XF8006190[0:0] = 0x00000000U
  9820. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  9821. // .. .. reg_phy_bl2 = 0x0
  9822. // .. .. ==> 0XF8006190[1:1] = 0x00000000U
  9823. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  9824. // .. .. reg_phy_at_spd_atpg = 0x0
  9825. // .. .. ==> 0XF8006190[2:2] = 0x00000000U
  9826. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  9827. // .. .. reg_phy_bist_enable = 0x0
  9828. // .. .. ==> 0XF8006190[3:3] = 0x00000000U
  9829. // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
  9830. // .. .. reg_phy_bist_force_err = 0x0
  9831. // .. .. ==> 0XF8006190[4:4] = 0x00000000U
  9832. // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  9833. // .. .. reg_phy_bist_mode = 0x0
  9834. // .. .. ==> 0XF8006190[6:5] = 0x00000000U
  9835. // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U
  9836. // .. .. reg_phy_invert_clkout = 0x1
  9837. // .. .. ==> 0XF8006190[7:7] = 0x00000001U
  9838. // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U
  9839. // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
  9840. // .. .. ==> 0XF8006190[8:8] = 0x00000000U
  9841. // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
  9842. // .. .. reg_phy_sel_logic = 0x0
  9843. // .. .. ==> 0XF8006190[9:9] = 0x00000000U
  9844. // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
  9845. // .. .. reg_phy_ctrl_slave_ratio = 0x100
  9846. // .. .. ==> 0XF8006190[19:10] = 0x00000100U
  9847. // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U
  9848. // .. .. reg_phy_ctrl_slave_force = 0x0
  9849. // .. .. ==> 0XF8006190[20:20] = 0x00000000U
  9850. // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
  9851. // .. .. reg_phy_ctrl_slave_delay = 0x0
  9852. // .. .. ==> 0XF8006190[27:21] = 0x00000000U
  9853. // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U
  9854. // .. .. reg_phy_use_rank0_delays = 0x1
  9855. // .. .. ==> 0XF8006190[28:28] = 0x00000001U
  9856. // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
  9857. // .. .. reg_phy_lpddr = 0x0
  9858. // .. .. ==> 0XF8006190[29:29] = 0x00000000U
  9859. // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U
  9860. // .. .. reg_phy_cmd_latency = 0x0
  9861. // .. .. ==> 0XF8006190[30:30] = 0x00000000U
  9862. // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
  9863. // .. .. reg_phy_int_lpbk = 0x0
  9864. // .. .. ==> 0XF8006190[31:31] = 0x00000000U
  9865. // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
  9866. // .. ..
  9867. EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U),
  9868. // .. .. reg_phy_wr_rl_delay = 0x2
  9869. // .. .. ==> 0XF8006194[4:0] = 0x00000002U
  9870. // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U
  9871. // .. .. reg_phy_rd_rl_delay = 0x4
  9872. // .. .. ==> 0XF8006194[9:5] = 0x00000004U
  9873. // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U
  9874. // .. .. reg_phy_dll_lock_diff = 0xf
  9875. // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
  9876. // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U
  9877. // .. .. reg_phy_use_wr_level = 0x1
  9878. // .. .. ==> 0XF8006194[14:14] = 0x00000001U
  9879. // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U
  9880. // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
  9881. // .. .. ==> 0XF8006194[15:15] = 0x00000001U
  9882. // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U
  9883. // .. .. reg_phy_use_rd_data_eye_level = 0x1
  9884. // .. .. ==> 0XF8006194[16:16] = 0x00000001U
  9885. // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
  9886. // .. .. reg_phy_dis_calib_rst = 0x0
  9887. // .. .. ==> 0XF8006194[17:17] = 0x00000000U
  9888. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  9889. // .. .. reg_phy_ctrl_slave_delay = 0x0
  9890. // .. .. ==> 0XF8006194[19:18] = 0x00000000U
  9891. // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U
  9892. // .. ..
  9893. EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
  9894. // .. .. reg_arb_page_addr_mask = 0x0
  9895. // .. .. ==> 0XF8006204[31:0] = 0x00000000U
  9896. // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
  9897. // .. ..
  9898. EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
  9899. // .. .. reg_arb_pri_wr_portn = 0x3ff
  9900. // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
  9901. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  9902. // .. .. reg_arb_disable_aging_wr_portn = 0x0
  9903. // .. .. ==> 0XF8006208[16:16] = 0x00000000U
  9904. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  9905. // .. .. reg_arb_disable_urgent_wr_portn = 0x0
  9906. // .. .. ==> 0XF8006208[17:17] = 0x00000000U
  9907. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  9908. // .. .. reg_arb_dis_page_match_wr_portn = 0x0
  9909. // .. .. ==> 0XF8006208[18:18] = 0x00000000U
  9910. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  9911. // .. .. reg_arb_dis_rmw_portn = 0x1
  9912. // .. .. ==> 0XF8006208[19:19] = 0x00000001U
  9913. // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
  9914. // .. ..
  9915. EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU),
  9916. // .. .. reg_arb_pri_wr_portn = 0x3ff
  9917. // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
  9918. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  9919. // .. .. reg_arb_disable_aging_wr_portn = 0x0
  9920. // .. .. ==> 0XF800620C[16:16] = 0x00000000U
  9921. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  9922. // .. .. reg_arb_disable_urgent_wr_portn = 0x0
  9923. // .. .. ==> 0XF800620C[17:17] = 0x00000000U
  9924. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  9925. // .. .. reg_arb_dis_page_match_wr_portn = 0x0
  9926. // .. .. ==> 0XF800620C[18:18] = 0x00000000U
  9927. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  9928. // .. .. reg_arb_dis_rmw_portn = 0x1
  9929. // .. .. ==> 0XF800620C[19:19] = 0x00000001U
  9930. // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
  9931. // .. ..
  9932. EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU),
  9933. // .. .. reg_arb_pri_wr_portn = 0x3ff
  9934. // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
  9935. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  9936. // .. .. reg_arb_disable_aging_wr_portn = 0x0
  9937. // .. .. ==> 0XF8006210[16:16] = 0x00000000U
  9938. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  9939. // .. .. reg_arb_disable_urgent_wr_portn = 0x0
  9940. // .. .. ==> 0XF8006210[17:17] = 0x00000000U
  9941. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  9942. // .. .. reg_arb_dis_page_match_wr_portn = 0x0
  9943. // .. .. ==> 0XF8006210[18:18] = 0x00000000U
  9944. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  9945. // .. .. reg_arb_dis_rmw_portn = 0x1
  9946. // .. .. ==> 0XF8006210[19:19] = 0x00000001U
  9947. // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
  9948. // .. ..
  9949. EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU),
  9950. // .. .. reg_arb_pri_wr_portn = 0x3ff
  9951. // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
  9952. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  9953. // .. .. reg_arb_disable_aging_wr_portn = 0x0
  9954. // .. .. ==> 0XF8006214[16:16] = 0x00000000U
  9955. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  9956. // .. .. reg_arb_disable_urgent_wr_portn = 0x0
  9957. // .. .. ==> 0XF8006214[17:17] = 0x00000000U
  9958. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  9959. // .. .. reg_arb_dis_page_match_wr_portn = 0x0
  9960. // .. .. ==> 0XF8006214[18:18] = 0x00000000U
  9961. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  9962. // .. .. reg_arb_dis_rmw_portn = 0x1
  9963. // .. .. ==> 0XF8006214[19:19] = 0x00000001U
  9964. // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
  9965. // .. ..
  9966. EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU),
  9967. // .. .. reg_arb_pri_rd_portn = 0x3ff
  9968. // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
  9969. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  9970. // .. .. reg_arb_disable_aging_rd_portn = 0x0
  9971. // .. .. ==> 0XF8006218[16:16] = 0x00000000U
  9972. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  9973. // .. .. reg_arb_disable_urgent_rd_portn = 0x0
  9974. // .. .. ==> 0XF8006218[17:17] = 0x00000000U
  9975. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  9976. // .. .. reg_arb_dis_page_match_rd_portn = 0x0
  9977. // .. .. ==> 0XF8006218[18:18] = 0x00000000U
  9978. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  9979. // .. .. reg_arb_set_hpr_rd_portn = 0x0
  9980. // .. .. ==> 0XF8006218[19:19] = 0x00000000U
  9981. // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
  9982. // .. ..
  9983. EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
  9984. // .. .. reg_arb_pri_rd_portn = 0x3ff
  9985. // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
  9986. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  9987. // .. .. reg_arb_disable_aging_rd_portn = 0x0
  9988. // .. .. ==> 0XF800621C[16:16] = 0x00000000U
  9989. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  9990. // .. .. reg_arb_disable_urgent_rd_portn = 0x0
  9991. // .. .. ==> 0XF800621C[17:17] = 0x00000000U
  9992. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  9993. // .. .. reg_arb_dis_page_match_rd_portn = 0x0
  9994. // .. .. ==> 0XF800621C[18:18] = 0x00000000U
  9995. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  9996. // .. .. reg_arb_set_hpr_rd_portn = 0x0
  9997. // .. .. ==> 0XF800621C[19:19] = 0x00000000U
  9998. // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
  9999. // .. ..
  10000. EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
  10001. // .. .. reg_arb_pri_rd_portn = 0x3ff
  10002. // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
  10003. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  10004. // .. .. reg_arb_disable_aging_rd_portn = 0x0
  10005. // .. .. ==> 0XF8006220[16:16] = 0x00000000U
  10006. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  10007. // .. .. reg_arb_disable_urgent_rd_portn = 0x0
  10008. // .. .. ==> 0XF8006220[17:17] = 0x00000000U
  10009. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  10010. // .. .. reg_arb_dis_page_match_rd_portn = 0x0
  10011. // .. .. ==> 0XF8006220[18:18] = 0x00000000U
  10012. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  10013. // .. .. reg_arb_set_hpr_rd_portn = 0x0
  10014. // .. .. ==> 0XF8006220[19:19] = 0x00000000U
  10015. // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
  10016. // .. ..
  10017. EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
  10018. // .. .. reg_arb_pri_rd_portn = 0x3ff
  10019. // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
  10020. // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
  10021. // .. .. reg_arb_disable_aging_rd_portn = 0x0
  10022. // .. .. ==> 0XF8006224[16:16] = 0x00000000U
  10023. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  10024. // .. .. reg_arb_disable_urgent_rd_portn = 0x0
  10025. // .. .. ==> 0XF8006224[17:17] = 0x00000000U
  10026. // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
  10027. // .. .. reg_arb_dis_page_match_rd_portn = 0x0
  10028. // .. .. ==> 0XF8006224[18:18] = 0x00000000U
  10029. // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
  10030. // .. .. reg_arb_set_hpr_rd_portn = 0x0
  10031. // .. .. ==> 0XF8006224[19:19] = 0x00000000U
  10032. // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
  10033. // .. ..
  10034. EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
  10035. // .. .. reg_ddrc_lpddr2 = 0x0
  10036. // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
  10037. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10038. // .. .. reg_ddrc_per_bank_refresh = 0x0
  10039. // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
  10040. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  10041. // .. .. reg_ddrc_derate_enable = 0x0
  10042. // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
  10043. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  10044. // .. .. reg_ddrc_mr4_margin = 0x0
  10045. // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
  10046. // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U
  10047. // .. ..
  10048. EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U),
  10049. // .. .. reg_ddrc_mr4_read_interval = 0x0
  10050. // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
  10051. // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
  10052. // .. ..
  10053. EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
  10054. // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
  10055. // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
  10056. // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U
  10057. // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
  10058. // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
  10059. // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U
  10060. // .. .. reg_ddrc_t_mrw = 0x5
  10061. // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
  10062. // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U
  10063. // .. ..
  10064. EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
  10065. // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
  10066. // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
  10067. // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U
  10068. // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
  10069. // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
  10070. // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U
  10071. // .. ..
  10072. EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
  10073. // .. .. START: POLL ON DCI STATUS
  10074. // .. .. DONE = 1
  10075. // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
  10076. // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U
  10077. // .. ..
  10078. EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
  10079. // .. .. FINISH: POLL ON DCI STATUS
  10080. // .. .. START: UNLOCK DDR
  10081. // .. .. reg_ddrc_soft_rstb = 0x1
  10082. // .. .. ==> 0XF8006000[0:0] = 0x00000001U
  10083. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  10084. // .. .. reg_ddrc_powerdown_en = 0x0
  10085. // .. .. ==> 0XF8006000[1:1] = 0x00000000U
  10086. // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
  10087. // .. .. reg_ddrc_data_bus_width = 0x0
  10088. // .. .. ==> 0XF8006000[3:2] = 0x00000000U
  10089. // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
  10090. // .. .. reg_ddrc_burst8_refresh = 0x0
  10091. // .. .. ==> 0XF8006000[6:4] = 0x00000000U
  10092. // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
  10093. // .. .. reg_ddrc_rdwr_idle_gap = 1
  10094. // .. .. ==> 0XF8006000[13:7] = 0x00000001U
  10095. // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
  10096. // .. .. reg_ddrc_dis_rd_bypass = 0x0
  10097. // .. .. ==> 0XF8006000[14:14] = 0x00000000U
  10098. // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
  10099. // .. .. reg_ddrc_dis_act_bypass = 0x0
  10100. // .. .. ==> 0XF8006000[15:15] = 0x00000000U
  10101. // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
  10102. // .. .. reg_ddrc_dis_auto_refresh = 0x0
  10103. // .. .. ==> 0XF8006000[16:16] = 0x00000000U
  10104. // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
  10105. // .. ..
  10106. EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
  10107. // .. .. FINISH: UNLOCK DDR
  10108. // .. .. START: CHECK DDR STATUS
  10109. // .. .. ddrc_reg_operating_mode = 1
  10110. // .. .. ==> 0XF8006054[2:0] = 0x00000001U
  10111. // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U
  10112. // .. ..
  10113. EMIT_MASKPOLL(0XF8006054, 0x00000007U),
  10114. // .. .. FINISH: CHECK DDR STATUS
  10115. // .. FINISH: DDR INITIALIZATION
  10116. // FINISH: top
  10117. //
  10118. EMIT_EXIT(),
  10119. //
  10120. };
  10121. unsigned long ps7_mio_init_data_1_0[] = {
  10122. // START: top
  10123. // .. START: SLCR SETTINGS
  10124. // .. UNLOCK_KEY = 0XDF0D
  10125. // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
  10126. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
  10127. // ..
  10128. EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
  10129. // .. FINISH: SLCR SETTINGS
  10130. // .. START: OCM REMAPPING
  10131. // .. FINISH: OCM REMAPPING
  10132. // .. START: DDRIOB SETTINGS
  10133. // .. INP_POWER = 0x0
  10134. // .. ==> 0XF8000B40[0:0] = 0x00000000U
  10135. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10136. // .. INP_TYPE = 0x0
  10137. // .. ==> 0XF8000B40[2:1] = 0x00000000U
  10138. // .. ==> MASK : 0x00000006U VAL : 0x00000000U
  10139. // .. DCI_UPDATE = 0x0
  10140. // .. ==> 0XF8000B40[3:3] = 0x00000000U
  10141. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  10142. // .. TERM_EN = 0x0
  10143. // .. ==> 0XF8000B40[4:4] = 0x00000000U
  10144. // .. ==> MASK : 0x00000010U VAL : 0x00000000U
  10145. // .. DCR_TYPE = 0x0
  10146. // .. ==> 0XF8000B40[6:5] = 0x00000000U
  10147. // .. ==> MASK : 0x00000060U VAL : 0x00000000U
  10148. // .. IBUF_DISABLE_MODE = 0x0
  10149. // .. ==> 0XF8000B40[7:7] = 0x00000000U
  10150. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  10151. // .. TERM_DISABLE_MODE = 0x0
  10152. // .. ==> 0XF8000B40[8:8] = 0x00000000U
  10153. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10154. // .. OUTPUT_EN = 0x3
  10155. // .. ==> 0XF8000B40[10:9] = 0x00000003U
  10156. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  10157. // .. PULLUP_EN = 0x0
  10158. // .. ==> 0XF8000B40[11:11] = 0x00000000U
  10159. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  10160. // ..
  10161. EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
  10162. // .. INP_POWER = 0x0
  10163. // .. ==> 0XF8000B44[0:0] = 0x00000000U
  10164. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10165. // .. INP_TYPE = 0x0
  10166. // .. ==> 0XF8000B44[2:1] = 0x00000000U
  10167. // .. ==> MASK : 0x00000006U VAL : 0x00000000U
  10168. // .. DCI_UPDATE = 0x0
  10169. // .. ==> 0XF8000B44[3:3] = 0x00000000U
  10170. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  10171. // .. TERM_EN = 0x0
  10172. // .. ==> 0XF8000B44[4:4] = 0x00000000U
  10173. // .. ==> MASK : 0x00000010U VAL : 0x00000000U
  10174. // .. DCR_TYPE = 0x0
  10175. // .. ==> 0XF8000B44[6:5] = 0x00000000U
  10176. // .. ==> MASK : 0x00000060U VAL : 0x00000000U
  10177. // .. IBUF_DISABLE_MODE = 0x0
  10178. // .. ==> 0XF8000B44[7:7] = 0x00000000U
  10179. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  10180. // .. TERM_DISABLE_MODE = 0x0
  10181. // .. ==> 0XF8000B44[8:8] = 0x00000000U
  10182. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10183. // .. OUTPUT_EN = 0x3
  10184. // .. ==> 0XF8000B44[10:9] = 0x00000003U
  10185. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  10186. // .. PULLUP_EN = 0x0
  10187. // .. ==> 0XF8000B44[11:11] = 0x00000000U
  10188. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  10189. // ..
  10190. EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
  10191. // .. INP_POWER = 0x0
  10192. // .. ==> 0XF8000B48[0:0] = 0x00000000U
  10193. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10194. // .. INP_TYPE = 0x1
  10195. // .. ==> 0XF8000B48[2:1] = 0x00000001U
  10196. // .. ==> MASK : 0x00000006U VAL : 0x00000002U
  10197. // .. DCI_UPDATE = 0x0
  10198. // .. ==> 0XF8000B48[3:3] = 0x00000000U
  10199. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  10200. // .. TERM_EN = 0x1
  10201. // .. ==> 0XF8000B48[4:4] = 0x00000001U
  10202. // .. ==> MASK : 0x00000010U VAL : 0x00000010U
  10203. // .. DCR_TYPE = 0x3
  10204. // .. ==> 0XF8000B48[6:5] = 0x00000003U
  10205. // .. ==> MASK : 0x00000060U VAL : 0x00000060U
  10206. // .. IBUF_DISABLE_MODE = 0
  10207. // .. ==> 0XF8000B48[7:7] = 0x00000000U
  10208. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  10209. // .. TERM_DISABLE_MODE = 0
  10210. // .. ==> 0XF8000B48[8:8] = 0x00000000U
  10211. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10212. // .. OUTPUT_EN = 0x3
  10213. // .. ==> 0XF8000B48[10:9] = 0x00000003U
  10214. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  10215. // .. PULLUP_EN = 0x0
  10216. // .. ==> 0XF8000B48[11:11] = 0x00000000U
  10217. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  10218. // ..
  10219. EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
  10220. // .. INP_POWER = 0x0
  10221. // .. ==> 0XF8000B4C[0:0] = 0x00000000U
  10222. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10223. // .. INP_TYPE = 0x1
  10224. // .. ==> 0XF8000B4C[2:1] = 0x00000001U
  10225. // .. ==> MASK : 0x00000006U VAL : 0x00000002U
  10226. // .. DCI_UPDATE = 0x0
  10227. // .. ==> 0XF8000B4C[3:3] = 0x00000000U
  10228. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  10229. // .. TERM_EN = 0x1
  10230. // .. ==> 0XF8000B4C[4:4] = 0x00000001U
  10231. // .. ==> MASK : 0x00000010U VAL : 0x00000010U
  10232. // .. DCR_TYPE = 0x3
  10233. // .. ==> 0XF8000B4C[6:5] = 0x00000003U
  10234. // .. ==> MASK : 0x00000060U VAL : 0x00000060U
  10235. // .. IBUF_DISABLE_MODE = 0
  10236. // .. ==> 0XF8000B4C[7:7] = 0x00000000U
  10237. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  10238. // .. TERM_DISABLE_MODE = 0
  10239. // .. ==> 0XF8000B4C[8:8] = 0x00000000U
  10240. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10241. // .. OUTPUT_EN = 0x3
  10242. // .. ==> 0XF8000B4C[10:9] = 0x00000003U
  10243. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  10244. // .. PULLUP_EN = 0x0
  10245. // .. ==> 0XF8000B4C[11:11] = 0x00000000U
  10246. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  10247. // ..
  10248. EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
  10249. // .. INP_POWER = 0x0
  10250. // .. ==> 0XF8000B50[0:0] = 0x00000000U
  10251. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10252. // .. INP_TYPE = 0x2
  10253. // .. ==> 0XF8000B50[2:1] = 0x00000002U
  10254. // .. ==> MASK : 0x00000006U VAL : 0x00000004U
  10255. // .. DCI_UPDATE = 0x0
  10256. // .. ==> 0XF8000B50[3:3] = 0x00000000U
  10257. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  10258. // .. TERM_EN = 0x1
  10259. // .. ==> 0XF8000B50[4:4] = 0x00000001U
  10260. // .. ==> MASK : 0x00000010U VAL : 0x00000010U
  10261. // .. DCR_TYPE = 0x3
  10262. // .. ==> 0XF8000B50[6:5] = 0x00000003U
  10263. // .. ==> MASK : 0x00000060U VAL : 0x00000060U
  10264. // .. IBUF_DISABLE_MODE = 0
  10265. // .. ==> 0XF8000B50[7:7] = 0x00000000U
  10266. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  10267. // .. TERM_DISABLE_MODE = 0
  10268. // .. ==> 0XF8000B50[8:8] = 0x00000000U
  10269. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10270. // .. OUTPUT_EN = 0x3
  10271. // .. ==> 0XF8000B50[10:9] = 0x00000003U
  10272. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  10273. // .. PULLUP_EN = 0x0
  10274. // .. ==> 0XF8000B50[11:11] = 0x00000000U
  10275. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  10276. // ..
  10277. EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
  10278. // .. INP_POWER = 0x0
  10279. // .. ==> 0XF8000B54[0:0] = 0x00000000U
  10280. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10281. // .. INP_TYPE = 0x2
  10282. // .. ==> 0XF8000B54[2:1] = 0x00000002U
  10283. // .. ==> MASK : 0x00000006U VAL : 0x00000004U
  10284. // .. DCI_UPDATE = 0x0
  10285. // .. ==> 0XF8000B54[3:3] = 0x00000000U
  10286. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  10287. // .. TERM_EN = 0x1
  10288. // .. ==> 0XF8000B54[4:4] = 0x00000001U
  10289. // .. ==> MASK : 0x00000010U VAL : 0x00000010U
  10290. // .. DCR_TYPE = 0x3
  10291. // .. ==> 0XF8000B54[6:5] = 0x00000003U
  10292. // .. ==> MASK : 0x00000060U VAL : 0x00000060U
  10293. // .. IBUF_DISABLE_MODE = 0
  10294. // .. ==> 0XF8000B54[7:7] = 0x00000000U
  10295. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  10296. // .. TERM_DISABLE_MODE = 0
  10297. // .. ==> 0XF8000B54[8:8] = 0x00000000U
  10298. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10299. // .. OUTPUT_EN = 0x3
  10300. // .. ==> 0XF8000B54[10:9] = 0x00000003U
  10301. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  10302. // .. PULLUP_EN = 0x0
  10303. // .. ==> 0XF8000B54[11:11] = 0x00000000U
  10304. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  10305. // ..
  10306. EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
  10307. // .. INP_POWER = 0x0
  10308. // .. ==> 0XF8000B58[0:0] = 0x00000000U
  10309. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10310. // .. INP_TYPE = 0x0
  10311. // .. ==> 0XF8000B58[2:1] = 0x00000000U
  10312. // .. ==> MASK : 0x00000006U VAL : 0x00000000U
  10313. // .. DCI_UPDATE = 0x0
  10314. // .. ==> 0XF8000B58[3:3] = 0x00000000U
  10315. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  10316. // .. TERM_EN = 0x0
  10317. // .. ==> 0XF8000B58[4:4] = 0x00000000U
  10318. // .. ==> MASK : 0x00000010U VAL : 0x00000000U
  10319. // .. DCR_TYPE = 0x0
  10320. // .. ==> 0XF8000B58[6:5] = 0x00000000U
  10321. // .. ==> MASK : 0x00000060U VAL : 0x00000000U
  10322. // .. IBUF_DISABLE_MODE = 0x0
  10323. // .. ==> 0XF8000B58[7:7] = 0x00000000U
  10324. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  10325. // .. TERM_DISABLE_MODE = 0x0
  10326. // .. ==> 0XF8000B58[8:8] = 0x00000000U
  10327. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10328. // .. OUTPUT_EN = 0x3
  10329. // .. ==> 0XF8000B58[10:9] = 0x00000003U
  10330. // .. ==> MASK : 0x00000600U VAL : 0x00000600U
  10331. // .. PULLUP_EN = 0x0
  10332. // .. ==> 0XF8000B58[11:11] = 0x00000000U
  10333. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  10334. // ..
  10335. EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
  10336. // .. DRIVE_P = 0x1c
  10337. // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
  10338. // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
  10339. // .. DRIVE_N = 0xc
  10340. // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
  10341. // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
  10342. // .. SLEW_P = 0x3
  10343. // .. ==> 0XF8000B5C[18:14] = 0x00000003U
  10344. // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U
  10345. // .. SLEW_N = 0x3
  10346. // .. ==> 0XF8000B5C[23:19] = 0x00000003U
  10347. // .. ==> MASK : 0x00F80000U VAL : 0x00180000U
  10348. // .. GTL = 0x0
  10349. // .. ==> 0XF8000B5C[26:24] = 0x00000000U
  10350. // .. ==> MASK : 0x07000000U VAL : 0x00000000U
  10351. // .. RTERM = 0x0
  10352. // .. ==> 0XF8000B5C[31:27] = 0x00000000U
  10353. // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
  10354. // ..
  10355. EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
  10356. // .. DRIVE_P = 0x1c
  10357. // .. ==> 0XF8000B60[6:0] = 0x0000001CU
  10358. // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
  10359. // .. DRIVE_N = 0xc
  10360. // .. ==> 0XF8000B60[13:7] = 0x0000000CU
  10361. // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
  10362. // .. SLEW_P = 0x6
  10363. // .. ==> 0XF8000B60[18:14] = 0x00000006U
  10364. // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
  10365. // .. SLEW_N = 0x1f
  10366. // .. ==> 0XF8000B60[23:19] = 0x0000001FU
  10367. // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
  10368. // .. GTL = 0x0
  10369. // .. ==> 0XF8000B60[26:24] = 0x00000000U
  10370. // .. ==> MASK : 0x07000000U VAL : 0x00000000U
  10371. // .. RTERM = 0x0
  10372. // .. ==> 0XF8000B60[31:27] = 0x00000000U
  10373. // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
  10374. // ..
  10375. EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
  10376. // .. DRIVE_P = 0x1c
  10377. // .. ==> 0XF8000B64[6:0] = 0x0000001CU
  10378. // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
  10379. // .. DRIVE_N = 0xc
  10380. // .. ==> 0XF8000B64[13:7] = 0x0000000CU
  10381. // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
  10382. // .. SLEW_P = 0x6
  10383. // .. ==> 0XF8000B64[18:14] = 0x00000006U
  10384. // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
  10385. // .. SLEW_N = 0x1f
  10386. // .. ==> 0XF8000B64[23:19] = 0x0000001FU
  10387. // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
  10388. // .. GTL = 0x0
  10389. // .. ==> 0XF8000B64[26:24] = 0x00000000U
  10390. // .. ==> MASK : 0x07000000U VAL : 0x00000000U
  10391. // .. RTERM = 0x0
  10392. // .. ==> 0XF8000B64[31:27] = 0x00000000U
  10393. // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
  10394. // ..
  10395. EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
  10396. // .. DRIVE_P = 0x1c
  10397. // .. ==> 0XF8000B68[6:0] = 0x0000001CU
  10398. // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
  10399. // .. DRIVE_N = 0xc
  10400. // .. ==> 0XF8000B68[13:7] = 0x0000000CU
  10401. // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
  10402. // .. SLEW_P = 0x6
  10403. // .. ==> 0XF8000B68[18:14] = 0x00000006U
  10404. // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
  10405. // .. SLEW_N = 0x1f
  10406. // .. ==> 0XF8000B68[23:19] = 0x0000001FU
  10407. // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
  10408. // .. GTL = 0x0
  10409. // .. ==> 0XF8000B68[26:24] = 0x00000000U
  10410. // .. ==> MASK : 0x07000000U VAL : 0x00000000U
  10411. // .. RTERM = 0x0
  10412. // .. ==> 0XF8000B68[31:27] = 0x00000000U
  10413. // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
  10414. // ..
  10415. EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
  10416. // .. VREF_INT_EN = 0x1
  10417. // .. ==> 0XF8000B6C[0:0] = 0x00000001U
  10418. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  10419. // .. VREF_SEL = 0x4
  10420. // .. ==> 0XF8000B6C[4:1] = 0x00000004U
  10421. // .. ==> MASK : 0x0000001EU VAL : 0x00000008U
  10422. // .. VREF_EXT_EN = 0x0
  10423. // .. ==> 0XF8000B6C[6:5] = 0x00000000U
  10424. // .. ==> MASK : 0x00000060U VAL : 0x00000000U
  10425. // .. VREF_PULLUP_EN = 0x0
  10426. // .. ==> 0XF8000B6C[8:7] = 0x00000000U
  10427. // .. ==> MASK : 0x00000180U VAL : 0x00000000U
  10428. // .. REFIO_EN = 0x1
  10429. // .. ==> 0XF8000B6C[9:9] = 0x00000001U
  10430. // .. ==> MASK : 0x00000200U VAL : 0x00000200U
  10431. // .. REFIO_PULLUP_EN = 0x0
  10432. // .. ==> 0XF8000B6C[12:12] = 0x00000000U
  10433. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  10434. // .. DRST_B_PULLUP_EN = 0x0
  10435. // .. ==> 0XF8000B6C[13:13] = 0x00000000U
  10436. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  10437. // .. CKE_PULLUP_EN = 0x0
  10438. // .. ==> 0XF8000B6C[14:14] = 0x00000000U
  10439. // .. ==> MASK : 0x00004000U VAL : 0x00000000U
  10440. // ..
  10441. EMIT_MASKWRITE(0XF8000B6C, 0x000073FFU ,0x00000209U),
  10442. // .. .. START: ASSERT RESET
  10443. // .. .. RESET = 1
  10444. // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
  10445. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  10446. // .. .. VRN_OUT = 0x1
  10447. // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
  10448. // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
  10449. // .. ..
  10450. EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U),
  10451. // .. .. FINISH: ASSERT RESET
  10452. // .. .. START: DEASSERT RESET
  10453. // .. .. RESET = 0
  10454. // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
  10455. // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10456. // .. .. VRN_OUT = 0x1
  10457. // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
  10458. // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
  10459. // .. ..
  10460. EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
  10461. // .. .. FINISH: DEASSERT RESET
  10462. // .. .. RESET = 0x1
  10463. // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
  10464. // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
  10465. // .. .. ENABLE = 0x1
  10466. // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
  10467. // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
  10468. // .. .. VRP_TRI = 0x0
  10469. // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
  10470. // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
  10471. // .. .. VRN_TRI = 0x0
  10472. // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
  10473. // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
  10474. // .. .. VRP_OUT = 0x0
  10475. // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
  10476. // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
  10477. // .. .. VRN_OUT = 0x1
  10478. // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
  10479. // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
  10480. // .. .. NREF_OPT1 = 0x0
  10481. // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
  10482. // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U
  10483. // .. .. NREF_OPT2 = 0x0
  10484. // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
  10485. // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U
  10486. // .. .. NREF_OPT4 = 0x1
  10487. // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
  10488. // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U
  10489. // .. .. PREF_OPT1 = 0x0
  10490. // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
  10491. // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U
  10492. // .. .. PREF_OPT2 = 0x0
  10493. // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
  10494. // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U
  10495. // .. .. UPDATE_CONTROL = 0x0
  10496. // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
  10497. // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
  10498. // .. .. INIT_COMPLETE = 0x0
  10499. // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
  10500. // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
  10501. // .. .. TST_CLK = 0x0
  10502. // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
  10503. // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
  10504. // .. .. TST_HLN = 0x0
  10505. // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
  10506. // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
  10507. // .. .. TST_HLP = 0x0
  10508. // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
  10509. // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
  10510. // .. .. TST_RST = 0x0
  10511. // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
  10512. // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
  10513. // .. .. INT_DCI_EN = 0x0
  10514. // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
  10515. // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
  10516. // .. ..
  10517. EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U),
  10518. // .. FINISH: DDRIOB SETTINGS
  10519. // .. START: MIO PROGRAMMING
  10520. // .. TRI_ENABLE = 0
  10521. // .. ==> 0XF8000700[0:0] = 0x00000000U
  10522. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10523. // .. L0_SEL = 0
  10524. // .. ==> 0XF8000700[1:1] = 0x00000000U
  10525. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  10526. // .. L1_SEL = 0
  10527. // .. ==> 0XF8000700[2:2] = 0x00000000U
  10528. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  10529. // .. L2_SEL = 0
  10530. // .. ==> 0XF8000700[4:3] = 0x00000000U
  10531. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  10532. // .. L3_SEL = 0
  10533. // .. ==> 0XF8000700[7:5] = 0x00000000U
  10534. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  10535. // .. Speed = 0
  10536. // .. ==> 0XF8000700[8:8] = 0x00000000U
  10537. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10538. // .. IO_Type = 3
  10539. // .. ==> 0XF8000700[11:9] = 0x00000003U
  10540. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  10541. // .. PULLUP = 0
  10542. // .. ==> 0XF8000700[12:12] = 0x00000000U
  10543. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  10544. // .. DisableRcvr = 0
  10545. // .. ==> 0XF8000700[13:13] = 0x00000000U
  10546. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  10547. // ..
  10548. EMIT_MASKWRITE(0XF8000700, 0x00003FFFU ,0x00000600U),
  10549. // .. TRI_ENABLE = 0
  10550. // .. ==> 0XF8000704[0:0] = 0x00000000U
  10551. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10552. // .. L0_SEL = 1
  10553. // .. ==> 0XF8000704[1:1] = 0x00000001U
  10554. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  10555. // .. L1_SEL = 0
  10556. // .. ==> 0XF8000704[2:2] = 0x00000000U
  10557. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  10558. // .. L2_SEL = 0
  10559. // .. ==> 0XF8000704[4:3] = 0x00000000U
  10560. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  10561. // .. L3_SEL = 0
  10562. // .. ==> 0XF8000704[7:5] = 0x00000000U
  10563. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  10564. // .. Speed = 0
  10565. // .. ==> 0XF8000704[8:8] = 0x00000000U
  10566. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10567. // .. IO_Type = 3
  10568. // .. ==> 0XF8000704[11:9] = 0x00000003U
  10569. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  10570. // .. PULLUP = 0
  10571. // .. ==> 0XF8000704[12:12] = 0x00000000U
  10572. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  10573. // .. DisableRcvr = 0
  10574. // .. ==> 0XF8000704[13:13] = 0x00000000U
  10575. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  10576. // ..
  10577. EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00000602U),
  10578. // .. TRI_ENABLE = 0
  10579. // .. ==> 0XF8000708[0:0] = 0x00000000U
  10580. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10581. // .. L0_SEL = 1
  10582. // .. ==> 0XF8000708[1:1] = 0x00000001U
  10583. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  10584. // .. L1_SEL = 0
  10585. // .. ==> 0XF8000708[2:2] = 0x00000000U
  10586. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  10587. // .. L2_SEL = 0
  10588. // .. ==> 0XF8000708[4:3] = 0x00000000U
  10589. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  10590. // .. L3_SEL = 0
  10591. // .. ==> 0XF8000708[7:5] = 0x00000000U
  10592. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  10593. // .. Speed = 0
  10594. // .. ==> 0XF8000708[8:8] = 0x00000000U
  10595. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10596. // .. IO_Type = 3
  10597. // .. ==> 0XF8000708[11:9] = 0x00000003U
  10598. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  10599. // .. PULLUP = 0
  10600. // .. ==> 0XF8000708[12:12] = 0x00000000U
  10601. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  10602. // .. DisableRcvr = 0
  10603. // .. ==> 0XF8000708[13:13] = 0x00000000U
  10604. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  10605. // ..
  10606. EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000602U),
  10607. // .. TRI_ENABLE = 0
  10608. // .. ==> 0XF800070C[0:0] = 0x00000000U
  10609. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10610. // .. L0_SEL = 1
  10611. // .. ==> 0XF800070C[1:1] = 0x00000001U
  10612. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  10613. // .. L1_SEL = 0
  10614. // .. ==> 0XF800070C[2:2] = 0x00000000U
  10615. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  10616. // .. L2_SEL = 0
  10617. // .. ==> 0XF800070C[4:3] = 0x00000000U
  10618. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  10619. // .. L3_SEL = 0
  10620. // .. ==> 0XF800070C[7:5] = 0x00000000U
  10621. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  10622. // .. Speed = 0
  10623. // .. ==> 0XF800070C[8:8] = 0x00000000U
  10624. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10625. // .. IO_Type = 3
  10626. // .. ==> 0XF800070C[11:9] = 0x00000003U
  10627. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  10628. // .. PULLUP = 0
  10629. // .. ==> 0XF800070C[12:12] = 0x00000000U
  10630. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  10631. // .. DisableRcvr = 0
  10632. // .. ==> 0XF800070C[13:13] = 0x00000000U
  10633. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  10634. // ..
  10635. EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000602U),
  10636. // .. TRI_ENABLE = 0
  10637. // .. ==> 0XF8000710[0:0] = 0x00000000U
  10638. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10639. // .. L0_SEL = 1
  10640. // .. ==> 0XF8000710[1:1] = 0x00000001U
  10641. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  10642. // .. L1_SEL = 0
  10643. // .. ==> 0XF8000710[2:2] = 0x00000000U
  10644. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  10645. // .. L2_SEL = 0
  10646. // .. ==> 0XF8000710[4:3] = 0x00000000U
  10647. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  10648. // .. L3_SEL = 0
  10649. // .. ==> 0XF8000710[7:5] = 0x00000000U
  10650. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  10651. // .. Speed = 0
  10652. // .. ==> 0XF8000710[8:8] = 0x00000000U
  10653. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10654. // .. IO_Type = 3
  10655. // .. ==> 0XF8000710[11:9] = 0x00000003U
  10656. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  10657. // .. PULLUP = 0
  10658. // .. ==> 0XF8000710[12:12] = 0x00000000U
  10659. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  10660. // .. DisableRcvr = 0
  10661. // .. ==> 0XF8000710[13:13] = 0x00000000U
  10662. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  10663. // ..
  10664. EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000602U),
  10665. // .. TRI_ENABLE = 0
  10666. // .. ==> 0XF8000714[0:0] = 0x00000000U
  10667. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10668. // .. L0_SEL = 1
  10669. // .. ==> 0XF8000714[1:1] = 0x00000001U
  10670. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  10671. // .. L1_SEL = 0
  10672. // .. ==> 0XF8000714[2:2] = 0x00000000U
  10673. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  10674. // .. L2_SEL = 0
  10675. // .. ==> 0XF8000714[4:3] = 0x00000000U
  10676. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  10677. // .. L3_SEL = 0
  10678. // .. ==> 0XF8000714[7:5] = 0x00000000U
  10679. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  10680. // .. Speed = 0
  10681. // .. ==> 0XF8000714[8:8] = 0x00000000U
  10682. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10683. // .. IO_Type = 3
  10684. // .. ==> 0XF8000714[11:9] = 0x00000003U
  10685. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  10686. // .. PULLUP = 0
  10687. // .. ==> 0XF8000714[12:12] = 0x00000000U
  10688. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  10689. // .. DisableRcvr = 0
  10690. // .. ==> 0XF8000714[13:13] = 0x00000000U
  10691. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  10692. // ..
  10693. EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000602U),
  10694. // .. TRI_ENABLE = 0
  10695. // .. ==> 0XF8000718[0:0] = 0x00000000U
  10696. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10697. // .. L0_SEL = 1
  10698. // .. ==> 0XF8000718[1:1] = 0x00000001U
  10699. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  10700. // .. L1_SEL = 0
  10701. // .. ==> 0XF8000718[2:2] = 0x00000000U
  10702. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  10703. // .. L2_SEL = 0
  10704. // .. ==> 0XF8000718[4:3] = 0x00000000U
  10705. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  10706. // .. L3_SEL = 0
  10707. // .. ==> 0XF8000718[7:5] = 0x00000000U
  10708. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  10709. // .. Speed = 0
  10710. // .. ==> 0XF8000718[8:8] = 0x00000000U
  10711. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10712. // .. IO_Type = 3
  10713. // .. ==> 0XF8000718[11:9] = 0x00000003U
  10714. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  10715. // .. PULLUP = 0
  10716. // .. ==> 0XF8000718[12:12] = 0x00000000U
  10717. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  10718. // .. DisableRcvr = 0
  10719. // .. ==> 0XF8000718[13:13] = 0x00000000U
  10720. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  10721. // ..
  10722. EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000602U),
  10723. // .. TRI_ENABLE = 0
  10724. // .. ==> 0XF800071C[0:0] = 0x00000000U
  10725. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10726. // .. L0_SEL = 0
  10727. // .. ==> 0XF800071C[1:1] = 0x00000000U
  10728. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  10729. // .. L1_SEL = 0
  10730. // .. ==> 0XF800071C[2:2] = 0x00000000U
  10731. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  10732. // .. L2_SEL = 0
  10733. // .. ==> 0XF800071C[4:3] = 0x00000000U
  10734. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  10735. // .. L3_SEL = 0
  10736. // .. ==> 0XF800071C[7:5] = 0x00000000U
  10737. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  10738. // .. Speed = 0
  10739. // .. ==> 0XF800071C[8:8] = 0x00000000U
  10740. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10741. // .. IO_Type = 3
  10742. // .. ==> 0XF800071C[11:9] = 0x00000003U
  10743. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  10744. // .. PULLUP = 0
  10745. // .. ==> 0XF800071C[12:12] = 0x00000000U
  10746. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  10747. // .. DisableRcvr = 0
  10748. // .. ==> 0XF800071C[13:13] = 0x00000000U
  10749. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  10750. // ..
  10751. EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000600U),
  10752. // .. TRI_ENABLE = 0
  10753. // .. ==> 0XF8000720[0:0] = 0x00000000U
  10754. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10755. // .. L0_SEL = 1
  10756. // .. ==> 0XF8000720[1:1] = 0x00000001U
  10757. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  10758. // .. L1_SEL = 0
  10759. // .. ==> 0XF8000720[2:2] = 0x00000000U
  10760. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  10761. // .. L2_SEL = 0
  10762. // .. ==> 0XF8000720[4:3] = 0x00000000U
  10763. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  10764. // .. L3_SEL = 0
  10765. // .. ==> 0XF8000720[7:5] = 0x00000000U
  10766. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  10767. // .. Speed = 0
  10768. // .. ==> 0XF8000720[8:8] = 0x00000000U
  10769. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10770. // .. IO_Type = 3
  10771. // .. ==> 0XF8000720[11:9] = 0x00000003U
  10772. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  10773. // .. PULLUP = 0
  10774. // .. ==> 0XF8000720[12:12] = 0x00000000U
  10775. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  10776. // .. DisableRcvr = 0
  10777. // .. ==> 0XF8000720[13:13] = 0x00000000U
  10778. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  10779. // ..
  10780. EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000602U),
  10781. // .. TRI_ENABLE = 0
  10782. // .. ==> 0XF8000724[0:0] = 0x00000000U
  10783. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10784. // .. L0_SEL = 0
  10785. // .. ==> 0XF8000724[1:1] = 0x00000000U
  10786. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  10787. // .. L1_SEL = 0
  10788. // .. ==> 0XF8000724[2:2] = 0x00000000U
  10789. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  10790. // .. L2_SEL = 0
  10791. // .. ==> 0XF8000724[4:3] = 0x00000000U
  10792. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  10793. // .. L3_SEL = 0
  10794. // .. ==> 0XF8000724[7:5] = 0x00000000U
  10795. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  10796. // .. Speed = 0
  10797. // .. ==> 0XF8000724[8:8] = 0x00000000U
  10798. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10799. // .. IO_Type = 3
  10800. // .. ==> 0XF8000724[11:9] = 0x00000003U
  10801. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  10802. // .. PULLUP = 0
  10803. // .. ==> 0XF8000724[12:12] = 0x00000000U
  10804. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  10805. // .. DisableRcvr = 0
  10806. // .. ==> 0XF8000724[13:13] = 0x00000000U
  10807. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  10808. // ..
  10809. EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00000600U),
  10810. // .. TRI_ENABLE = 0
  10811. // .. ==> 0XF8000728[0:0] = 0x00000000U
  10812. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10813. // .. L0_SEL = 0
  10814. // .. ==> 0XF8000728[1:1] = 0x00000000U
  10815. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  10816. // .. L1_SEL = 0
  10817. // .. ==> 0XF8000728[2:2] = 0x00000000U
  10818. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  10819. // .. L2_SEL = 0
  10820. // .. ==> 0XF8000728[4:3] = 0x00000000U
  10821. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  10822. // .. L3_SEL = 0
  10823. // .. ==> 0XF8000728[7:5] = 0x00000000U
  10824. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  10825. // .. Speed = 0
  10826. // .. ==> 0XF8000728[8:8] = 0x00000000U
  10827. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10828. // .. IO_Type = 3
  10829. // .. ==> 0XF8000728[11:9] = 0x00000003U
  10830. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  10831. // .. PULLUP = 0
  10832. // .. ==> 0XF8000728[12:12] = 0x00000000U
  10833. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  10834. // .. DisableRcvr = 0
  10835. // .. ==> 0XF8000728[13:13] = 0x00000000U
  10836. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  10837. // ..
  10838. EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00000600U),
  10839. // .. TRI_ENABLE = 0
  10840. // .. ==> 0XF800072C[0:0] = 0x00000000U
  10841. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10842. // .. L0_SEL = 0
  10843. // .. ==> 0XF800072C[1:1] = 0x00000000U
  10844. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  10845. // .. L1_SEL = 0
  10846. // .. ==> 0XF800072C[2:2] = 0x00000000U
  10847. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  10848. // .. L2_SEL = 0
  10849. // .. ==> 0XF800072C[4:3] = 0x00000000U
  10850. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  10851. // .. L3_SEL = 0
  10852. // .. ==> 0XF800072C[7:5] = 0x00000000U
  10853. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  10854. // .. Speed = 0
  10855. // .. ==> 0XF800072C[8:8] = 0x00000000U
  10856. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10857. // .. IO_Type = 3
  10858. // .. ==> 0XF800072C[11:9] = 0x00000003U
  10859. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  10860. // .. PULLUP = 0
  10861. // .. ==> 0XF800072C[12:12] = 0x00000000U
  10862. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  10863. // .. DisableRcvr = 0
  10864. // .. ==> 0XF800072C[13:13] = 0x00000000U
  10865. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  10866. // ..
  10867. EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00000600U),
  10868. // .. TRI_ENABLE = 0
  10869. // .. ==> 0XF8000730[0:0] = 0x00000000U
  10870. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10871. // .. L0_SEL = 0
  10872. // .. ==> 0XF8000730[1:1] = 0x00000000U
  10873. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  10874. // .. L1_SEL = 0
  10875. // .. ==> 0XF8000730[2:2] = 0x00000000U
  10876. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  10877. // .. L2_SEL = 0
  10878. // .. ==> 0XF8000730[4:3] = 0x00000000U
  10879. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  10880. // .. L3_SEL = 0
  10881. // .. ==> 0XF8000730[7:5] = 0x00000000U
  10882. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  10883. // .. Speed = 0
  10884. // .. ==> 0XF8000730[8:8] = 0x00000000U
  10885. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10886. // .. IO_Type = 3
  10887. // .. ==> 0XF8000730[11:9] = 0x00000003U
  10888. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  10889. // .. PULLUP = 0
  10890. // .. ==> 0XF8000730[12:12] = 0x00000000U
  10891. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  10892. // .. DisableRcvr = 0
  10893. // .. ==> 0XF8000730[13:13] = 0x00000000U
  10894. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  10895. // ..
  10896. EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00000600U),
  10897. // .. TRI_ENABLE = 0
  10898. // .. ==> 0XF8000734[0:0] = 0x00000000U
  10899. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10900. // .. L0_SEL = 0
  10901. // .. ==> 0XF8000734[1:1] = 0x00000000U
  10902. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  10903. // .. L1_SEL = 0
  10904. // .. ==> 0XF8000734[2:2] = 0x00000000U
  10905. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  10906. // .. L2_SEL = 0
  10907. // .. ==> 0XF8000734[4:3] = 0x00000000U
  10908. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  10909. // .. L3_SEL = 0
  10910. // .. ==> 0XF8000734[7:5] = 0x00000000U
  10911. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  10912. // .. Speed = 0
  10913. // .. ==> 0XF8000734[8:8] = 0x00000000U
  10914. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10915. // .. IO_Type = 3
  10916. // .. ==> 0XF8000734[11:9] = 0x00000003U
  10917. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  10918. // .. PULLUP = 0
  10919. // .. ==> 0XF8000734[12:12] = 0x00000000U
  10920. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  10921. // .. DisableRcvr = 0
  10922. // .. ==> 0XF8000734[13:13] = 0x00000000U
  10923. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  10924. // ..
  10925. EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00000600U),
  10926. // .. TRI_ENABLE = 0
  10927. // .. ==> 0XF8000738[0:0] = 0x00000000U
  10928. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10929. // .. L0_SEL = 0
  10930. // .. ==> 0XF8000738[1:1] = 0x00000000U
  10931. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  10932. // .. L1_SEL = 0
  10933. // .. ==> 0XF8000738[2:2] = 0x00000000U
  10934. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  10935. // .. L2_SEL = 0
  10936. // .. ==> 0XF8000738[4:3] = 0x00000000U
  10937. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  10938. // .. L3_SEL = 0
  10939. // .. ==> 0XF8000738[7:5] = 0x00000000U
  10940. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  10941. // .. Speed = 0
  10942. // .. ==> 0XF8000738[8:8] = 0x00000000U
  10943. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10944. // .. IO_Type = 3
  10945. // .. ==> 0XF8000738[11:9] = 0x00000003U
  10946. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  10947. // .. PULLUP = 0
  10948. // .. ==> 0XF8000738[12:12] = 0x00000000U
  10949. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  10950. // .. DisableRcvr = 0
  10951. // .. ==> 0XF8000738[13:13] = 0x00000000U
  10952. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  10953. // ..
  10954. EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00000600U),
  10955. // .. TRI_ENABLE = 0
  10956. // .. ==> 0XF800073C[0:0] = 0x00000000U
  10957. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10958. // .. L0_SEL = 0
  10959. // .. ==> 0XF800073C[1:1] = 0x00000000U
  10960. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  10961. // .. L1_SEL = 0
  10962. // .. ==> 0XF800073C[2:2] = 0x00000000U
  10963. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  10964. // .. L2_SEL = 0
  10965. // .. ==> 0XF800073C[4:3] = 0x00000000U
  10966. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  10967. // .. L3_SEL = 0
  10968. // .. ==> 0XF800073C[7:5] = 0x00000000U
  10969. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  10970. // .. Speed = 0
  10971. // .. ==> 0XF800073C[8:8] = 0x00000000U
  10972. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  10973. // .. IO_Type = 3
  10974. // .. ==> 0XF800073C[11:9] = 0x00000003U
  10975. // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
  10976. // .. PULLUP = 0
  10977. // .. ==> 0XF800073C[12:12] = 0x00000000U
  10978. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  10979. // .. DisableRcvr = 0
  10980. // .. ==> 0XF800073C[13:13] = 0x00000000U
  10981. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  10982. // ..
  10983. EMIT_MASKWRITE(0XF800073C, 0x00003FFFU ,0x00000600U),
  10984. // .. TRI_ENABLE = 0
  10985. // .. ==> 0XF8000740[0:0] = 0x00000000U
  10986. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  10987. // .. L0_SEL = 1
  10988. // .. ==> 0XF8000740[1:1] = 0x00000001U
  10989. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  10990. // .. L1_SEL = 0
  10991. // .. ==> 0XF8000740[2:2] = 0x00000000U
  10992. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  10993. // .. L2_SEL = 0
  10994. // .. ==> 0XF8000740[4:3] = 0x00000000U
  10995. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  10996. // .. L3_SEL = 0
  10997. // .. ==> 0XF8000740[7:5] = 0x00000000U
  10998. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  10999. // .. Speed = 0
  11000. // .. ==> 0XF8000740[8:8] = 0x00000000U
  11001. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11002. // .. IO_Type = 1
  11003. // .. ==> 0XF8000740[11:9] = 0x00000001U
  11004. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11005. // .. PULLUP = 0
  11006. // .. ==> 0XF8000740[12:12] = 0x00000000U
  11007. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11008. // .. DisableRcvr = 0
  11009. // .. ==> 0XF8000740[13:13] = 0x00000000U
  11010. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11011. // ..
  11012. EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00000202U),
  11013. // .. TRI_ENABLE = 0
  11014. // .. ==> 0XF8000744[0:0] = 0x00000000U
  11015. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11016. // .. L0_SEL = 1
  11017. // .. ==> 0XF8000744[1:1] = 0x00000001U
  11018. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  11019. // .. L1_SEL = 0
  11020. // .. ==> 0XF8000744[2:2] = 0x00000000U
  11021. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11022. // .. L2_SEL = 0
  11023. // .. ==> 0XF8000744[4:3] = 0x00000000U
  11024. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11025. // .. L3_SEL = 0
  11026. // .. ==> 0XF8000744[7:5] = 0x00000000U
  11027. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11028. // .. Speed = 0
  11029. // .. ==> 0XF8000744[8:8] = 0x00000000U
  11030. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11031. // .. IO_Type = 1
  11032. // .. ==> 0XF8000744[11:9] = 0x00000001U
  11033. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11034. // .. PULLUP = 0
  11035. // .. ==> 0XF8000744[12:12] = 0x00000000U
  11036. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11037. // .. DisableRcvr = 0
  11038. // .. ==> 0XF8000744[13:13] = 0x00000000U
  11039. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11040. // ..
  11041. EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00000202U),
  11042. // .. TRI_ENABLE = 0
  11043. // .. ==> 0XF8000748[0:0] = 0x00000000U
  11044. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11045. // .. L0_SEL = 1
  11046. // .. ==> 0XF8000748[1:1] = 0x00000001U
  11047. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  11048. // .. L1_SEL = 0
  11049. // .. ==> 0XF8000748[2:2] = 0x00000000U
  11050. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11051. // .. L2_SEL = 0
  11052. // .. ==> 0XF8000748[4:3] = 0x00000000U
  11053. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11054. // .. L3_SEL = 0
  11055. // .. ==> 0XF8000748[7:5] = 0x00000000U
  11056. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11057. // .. Speed = 0
  11058. // .. ==> 0XF8000748[8:8] = 0x00000000U
  11059. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11060. // .. IO_Type = 1
  11061. // .. ==> 0XF8000748[11:9] = 0x00000001U
  11062. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11063. // .. PULLUP = 0
  11064. // .. ==> 0XF8000748[12:12] = 0x00000000U
  11065. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11066. // .. DisableRcvr = 0
  11067. // .. ==> 0XF8000748[13:13] = 0x00000000U
  11068. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11069. // ..
  11070. EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00000202U),
  11071. // .. TRI_ENABLE = 0
  11072. // .. ==> 0XF800074C[0:0] = 0x00000000U
  11073. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11074. // .. L0_SEL = 1
  11075. // .. ==> 0XF800074C[1:1] = 0x00000001U
  11076. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  11077. // .. L1_SEL = 0
  11078. // .. ==> 0XF800074C[2:2] = 0x00000000U
  11079. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11080. // .. L2_SEL = 0
  11081. // .. ==> 0XF800074C[4:3] = 0x00000000U
  11082. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11083. // .. L3_SEL = 0
  11084. // .. ==> 0XF800074C[7:5] = 0x00000000U
  11085. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11086. // .. Speed = 0
  11087. // .. ==> 0XF800074C[8:8] = 0x00000000U
  11088. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11089. // .. IO_Type = 1
  11090. // .. ==> 0XF800074C[11:9] = 0x00000001U
  11091. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11092. // .. PULLUP = 0
  11093. // .. ==> 0XF800074C[12:12] = 0x00000000U
  11094. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11095. // .. DisableRcvr = 0
  11096. // .. ==> 0XF800074C[13:13] = 0x00000000U
  11097. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11098. // ..
  11099. EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00000202U),
  11100. // .. TRI_ENABLE = 0
  11101. // .. ==> 0XF8000750[0:0] = 0x00000000U
  11102. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11103. // .. L0_SEL = 1
  11104. // .. ==> 0XF8000750[1:1] = 0x00000001U
  11105. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  11106. // .. L1_SEL = 0
  11107. // .. ==> 0XF8000750[2:2] = 0x00000000U
  11108. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11109. // .. L2_SEL = 0
  11110. // .. ==> 0XF8000750[4:3] = 0x00000000U
  11111. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11112. // .. L3_SEL = 0
  11113. // .. ==> 0XF8000750[7:5] = 0x00000000U
  11114. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11115. // .. Speed = 0
  11116. // .. ==> 0XF8000750[8:8] = 0x00000000U
  11117. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11118. // .. IO_Type = 1
  11119. // .. ==> 0XF8000750[11:9] = 0x00000001U
  11120. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11121. // .. PULLUP = 0
  11122. // .. ==> 0XF8000750[12:12] = 0x00000000U
  11123. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11124. // .. DisableRcvr = 0
  11125. // .. ==> 0XF8000750[13:13] = 0x00000000U
  11126. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11127. // ..
  11128. EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00000202U),
  11129. // .. TRI_ENABLE = 0
  11130. // .. ==> 0XF8000754[0:0] = 0x00000000U
  11131. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11132. // .. L0_SEL = 1
  11133. // .. ==> 0XF8000754[1:1] = 0x00000001U
  11134. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  11135. // .. L1_SEL = 0
  11136. // .. ==> 0XF8000754[2:2] = 0x00000000U
  11137. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11138. // .. L2_SEL = 0
  11139. // .. ==> 0XF8000754[4:3] = 0x00000000U
  11140. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11141. // .. L3_SEL = 0
  11142. // .. ==> 0XF8000754[7:5] = 0x00000000U
  11143. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11144. // .. Speed = 0
  11145. // .. ==> 0XF8000754[8:8] = 0x00000000U
  11146. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11147. // .. IO_Type = 1
  11148. // .. ==> 0XF8000754[11:9] = 0x00000001U
  11149. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11150. // .. PULLUP = 0
  11151. // .. ==> 0XF8000754[12:12] = 0x00000000U
  11152. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11153. // .. DisableRcvr = 0
  11154. // .. ==> 0XF8000754[13:13] = 0x00000000U
  11155. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11156. // ..
  11157. EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00000202U),
  11158. // .. TRI_ENABLE = 1
  11159. // .. ==> 0XF8000758[0:0] = 0x00000001U
  11160. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  11161. // .. L0_SEL = 1
  11162. // .. ==> 0XF8000758[1:1] = 0x00000001U
  11163. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  11164. // .. L1_SEL = 0
  11165. // .. ==> 0XF8000758[2:2] = 0x00000000U
  11166. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11167. // .. L2_SEL = 0
  11168. // .. ==> 0XF8000758[4:3] = 0x00000000U
  11169. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11170. // .. L3_SEL = 0
  11171. // .. ==> 0XF8000758[7:5] = 0x00000000U
  11172. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11173. // .. Speed = 0
  11174. // .. ==> 0XF8000758[8:8] = 0x00000000U
  11175. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11176. // .. IO_Type = 1
  11177. // .. ==> 0XF8000758[11:9] = 0x00000001U
  11178. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11179. // .. PULLUP = 0
  11180. // .. ==> 0XF8000758[12:12] = 0x00000000U
  11181. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11182. // .. DisableRcvr = 0
  11183. // .. ==> 0XF8000758[13:13] = 0x00000000U
  11184. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11185. // ..
  11186. EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000203U),
  11187. // .. TRI_ENABLE = 1
  11188. // .. ==> 0XF800075C[0:0] = 0x00000001U
  11189. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  11190. // .. L0_SEL = 1
  11191. // .. ==> 0XF800075C[1:1] = 0x00000001U
  11192. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  11193. // .. L1_SEL = 0
  11194. // .. ==> 0XF800075C[2:2] = 0x00000000U
  11195. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11196. // .. L2_SEL = 0
  11197. // .. ==> 0XF800075C[4:3] = 0x00000000U
  11198. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11199. // .. L3_SEL = 0
  11200. // .. ==> 0XF800075C[7:5] = 0x00000000U
  11201. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11202. // .. Speed = 0
  11203. // .. ==> 0XF800075C[8:8] = 0x00000000U
  11204. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11205. // .. IO_Type = 1
  11206. // .. ==> 0XF800075C[11:9] = 0x00000001U
  11207. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11208. // .. PULLUP = 0
  11209. // .. ==> 0XF800075C[12:12] = 0x00000000U
  11210. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11211. // .. DisableRcvr = 0
  11212. // .. ==> 0XF800075C[13:13] = 0x00000000U
  11213. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11214. // ..
  11215. EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000203U),
  11216. // .. TRI_ENABLE = 1
  11217. // .. ==> 0XF8000760[0:0] = 0x00000001U
  11218. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  11219. // .. L0_SEL = 1
  11220. // .. ==> 0XF8000760[1:1] = 0x00000001U
  11221. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  11222. // .. L1_SEL = 0
  11223. // .. ==> 0XF8000760[2:2] = 0x00000000U
  11224. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11225. // .. L2_SEL = 0
  11226. // .. ==> 0XF8000760[4:3] = 0x00000000U
  11227. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11228. // .. L3_SEL = 0
  11229. // .. ==> 0XF8000760[7:5] = 0x00000000U
  11230. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11231. // .. Speed = 0
  11232. // .. ==> 0XF8000760[8:8] = 0x00000000U
  11233. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11234. // .. IO_Type = 1
  11235. // .. ==> 0XF8000760[11:9] = 0x00000001U
  11236. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11237. // .. PULLUP = 0
  11238. // .. ==> 0XF8000760[12:12] = 0x00000000U
  11239. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11240. // .. DisableRcvr = 0
  11241. // .. ==> 0XF8000760[13:13] = 0x00000000U
  11242. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11243. // ..
  11244. EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000203U),
  11245. // .. TRI_ENABLE = 1
  11246. // .. ==> 0XF8000764[0:0] = 0x00000001U
  11247. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  11248. // .. L0_SEL = 1
  11249. // .. ==> 0XF8000764[1:1] = 0x00000001U
  11250. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  11251. // .. L1_SEL = 0
  11252. // .. ==> 0XF8000764[2:2] = 0x00000000U
  11253. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11254. // .. L2_SEL = 0
  11255. // .. ==> 0XF8000764[4:3] = 0x00000000U
  11256. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11257. // .. L3_SEL = 0
  11258. // .. ==> 0XF8000764[7:5] = 0x00000000U
  11259. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11260. // .. Speed = 0
  11261. // .. ==> 0XF8000764[8:8] = 0x00000000U
  11262. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11263. // .. IO_Type = 1
  11264. // .. ==> 0XF8000764[11:9] = 0x00000001U
  11265. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11266. // .. PULLUP = 0
  11267. // .. ==> 0XF8000764[12:12] = 0x00000000U
  11268. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11269. // .. DisableRcvr = 0
  11270. // .. ==> 0XF8000764[13:13] = 0x00000000U
  11271. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11272. // ..
  11273. EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000203U),
  11274. // .. TRI_ENABLE = 1
  11275. // .. ==> 0XF8000768[0:0] = 0x00000001U
  11276. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  11277. // .. L0_SEL = 1
  11278. // .. ==> 0XF8000768[1:1] = 0x00000001U
  11279. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  11280. // .. L1_SEL = 0
  11281. // .. ==> 0XF8000768[2:2] = 0x00000000U
  11282. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11283. // .. L2_SEL = 0
  11284. // .. ==> 0XF8000768[4:3] = 0x00000000U
  11285. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11286. // .. L3_SEL = 0
  11287. // .. ==> 0XF8000768[7:5] = 0x00000000U
  11288. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11289. // .. Speed = 0
  11290. // .. ==> 0XF8000768[8:8] = 0x00000000U
  11291. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11292. // .. IO_Type = 1
  11293. // .. ==> 0XF8000768[11:9] = 0x00000001U
  11294. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11295. // .. PULLUP = 0
  11296. // .. ==> 0XF8000768[12:12] = 0x00000000U
  11297. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11298. // .. DisableRcvr = 0
  11299. // .. ==> 0XF8000768[13:13] = 0x00000000U
  11300. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11301. // ..
  11302. EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000203U),
  11303. // .. TRI_ENABLE = 1
  11304. // .. ==> 0XF800076C[0:0] = 0x00000001U
  11305. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  11306. // .. L0_SEL = 1
  11307. // .. ==> 0XF800076C[1:1] = 0x00000001U
  11308. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  11309. // .. L1_SEL = 0
  11310. // .. ==> 0XF800076C[2:2] = 0x00000000U
  11311. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11312. // .. L2_SEL = 0
  11313. // .. ==> 0XF800076C[4:3] = 0x00000000U
  11314. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11315. // .. L3_SEL = 0
  11316. // .. ==> 0XF800076C[7:5] = 0x00000000U
  11317. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11318. // .. Speed = 0
  11319. // .. ==> 0XF800076C[8:8] = 0x00000000U
  11320. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11321. // .. IO_Type = 1
  11322. // .. ==> 0XF800076C[11:9] = 0x00000001U
  11323. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11324. // .. PULLUP = 0
  11325. // .. ==> 0XF800076C[12:12] = 0x00000000U
  11326. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11327. // .. DisableRcvr = 0
  11328. // .. ==> 0XF800076C[13:13] = 0x00000000U
  11329. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11330. // ..
  11331. EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000203U),
  11332. // .. TRI_ENABLE = 0
  11333. // .. ==> 0XF8000770[0:0] = 0x00000000U
  11334. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11335. // .. L0_SEL = 0
  11336. // .. ==> 0XF8000770[1:1] = 0x00000000U
  11337. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11338. // .. L1_SEL = 1
  11339. // .. ==> 0XF8000770[2:2] = 0x00000001U
  11340. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  11341. // .. L2_SEL = 0
  11342. // .. ==> 0XF8000770[4:3] = 0x00000000U
  11343. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11344. // .. L3_SEL = 0
  11345. // .. ==> 0XF8000770[7:5] = 0x00000000U
  11346. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11347. // .. Speed = 0
  11348. // .. ==> 0XF8000770[8:8] = 0x00000000U
  11349. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11350. // .. IO_Type = 1
  11351. // .. ==> 0XF8000770[11:9] = 0x00000001U
  11352. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11353. // .. PULLUP = 0
  11354. // .. ==> 0XF8000770[12:12] = 0x00000000U
  11355. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11356. // .. DisableRcvr = 0
  11357. // .. ==> 0XF8000770[13:13] = 0x00000000U
  11358. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11359. // ..
  11360. EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
  11361. // .. TRI_ENABLE = 1
  11362. // .. ==> 0XF8000774[0:0] = 0x00000001U
  11363. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  11364. // .. L0_SEL = 0
  11365. // .. ==> 0XF8000774[1:1] = 0x00000000U
  11366. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11367. // .. L1_SEL = 1
  11368. // .. ==> 0XF8000774[2:2] = 0x00000001U
  11369. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  11370. // .. L2_SEL = 0
  11371. // .. ==> 0XF8000774[4:3] = 0x00000000U
  11372. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11373. // .. L3_SEL = 0
  11374. // .. ==> 0XF8000774[7:5] = 0x00000000U
  11375. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11376. // .. Speed = 0
  11377. // .. ==> 0XF8000774[8:8] = 0x00000000U
  11378. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11379. // .. IO_Type = 1
  11380. // .. ==> 0XF8000774[11:9] = 0x00000001U
  11381. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11382. // .. PULLUP = 0
  11383. // .. ==> 0XF8000774[12:12] = 0x00000000U
  11384. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11385. // .. DisableRcvr = 0
  11386. // .. ==> 0XF8000774[13:13] = 0x00000000U
  11387. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11388. // ..
  11389. EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
  11390. // .. TRI_ENABLE = 0
  11391. // .. ==> 0XF8000778[0:0] = 0x00000000U
  11392. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11393. // .. L0_SEL = 0
  11394. // .. ==> 0XF8000778[1:1] = 0x00000000U
  11395. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11396. // .. L1_SEL = 1
  11397. // .. ==> 0XF8000778[2:2] = 0x00000001U
  11398. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  11399. // .. L2_SEL = 0
  11400. // .. ==> 0XF8000778[4:3] = 0x00000000U
  11401. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11402. // .. L3_SEL = 0
  11403. // .. ==> 0XF8000778[7:5] = 0x00000000U
  11404. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11405. // .. Speed = 0
  11406. // .. ==> 0XF8000778[8:8] = 0x00000000U
  11407. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11408. // .. IO_Type = 1
  11409. // .. ==> 0XF8000778[11:9] = 0x00000001U
  11410. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11411. // .. PULLUP = 0
  11412. // .. ==> 0XF8000778[12:12] = 0x00000000U
  11413. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11414. // .. DisableRcvr = 0
  11415. // .. ==> 0XF8000778[13:13] = 0x00000000U
  11416. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11417. // ..
  11418. EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
  11419. // .. TRI_ENABLE = 1
  11420. // .. ==> 0XF800077C[0:0] = 0x00000001U
  11421. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  11422. // .. L0_SEL = 0
  11423. // .. ==> 0XF800077C[1:1] = 0x00000000U
  11424. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11425. // .. L1_SEL = 1
  11426. // .. ==> 0XF800077C[2:2] = 0x00000001U
  11427. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  11428. // .. L2_SEL = 0
  11429. // .. ==> 0XF800077C[4:3] = 0x00000000U
  11430. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11431. // .. L3_SEL = 0
  11432. // .. ==> 0XF800077C[7:5] = 0x00000000U
  11433. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11434. // .. Speed = 0
  11435. // .. ==> 0XF800077C[8:8] = 0x00000000U
  11436. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11437. // .. IO_Type = 1
  11438. // .. ==> 0XF800077C[11:9] = 0x00000001U
  11439. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11440. // .. PULLUP = 0
  11441. // .. ==> 0XF800077C[12:12] = 0x00000000U
  11442. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11443. // .. DisableRcvr = 0
  11444. // .. ==> 0XF800077C[13:13] = 0x00000000U
  11445. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11446. // ..
  11447. EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
  11448. // .. TRI_ENABLE = 0
  11449. // .. ==> 0XF8000780[0:0] = 0x00000000U
  11450. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11451. // .. L0_SEL = 0
  11452. // .. ==> 0XF8000780[1:1] = 0x00000000U
  11453. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11454. // .. L1_SEL = 1
  11455. // .. ==> 0XF8000780[2:2] = 0x00000001U
  11456. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  11457. // .. L2_SEL = 0
  11458. // .. ==> 0XF8000780[4:3] = 0x00000000U
  11459. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11460. // .. L3_SEL = 0
  11461. // .. ==> 0XF8000780[7:5] = 0x00000000U
  11462. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11463. // .. Speed = 0
  11464. // .. ==> 0XF8000780[8:8] = 0x00000000U
  11465. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11466. // .. IO_Type = 1
  11467. // .. ==> 0XF8000780[11:9] = 0x00000001U
  11468. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11469. // .. PULLUP = 0
  11470. // .. ==> 0XF8000780[12:12] = 0x00000000U
  11471. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11472. // .. DisableRcvr = 0
  11473. // .. ==> 0XF8000780[13:13] = 0x00000000U
  11474. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11475. // ..
  11476. EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
  11477. // .. TRI_ENABLE = 0
  11478. // .. ==> 0XF8000784[0:0] = 0x00000000U
  11479. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11480. // .. L0_SEL = 0
  11481. // .. ==> 0XF8000784[1:1] = 0x00000000U
  11482. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11483. // .. L1_SEL = 1
  11484. // .. ==> 0XF8000784[2:2] = 0x00000001U
  11485. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  11486. // .. L2_SEL = 0
  11487. // .. ==> 0XF8000784[4:3] = 0x00000000U
  11488. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11489. // .. L3_SEL = 0
  11490. // .. ==> 0XF8000784[7:5] = 0x00000000U
  11491. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11492. // .. Speed = 0
  11493. // .. ==> 0XF8000784[8:8] = 0x00000000U
  11494. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11495. // .. IO_Type = 1
  11496. // .. ==> 0XF8000784[11:9] = 0x00000001U
  11497. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11498. // .. PULLUP = 0
  11499. // .. ==> 0XF8000784[12:12] = 0x00000000U
  11500. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11501. // .. DisableRcvr = 0
  11502. // .. ==> 0XF8000784[13:13] = 0x00000000U
  11503. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11504. // ..
  11505. EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
  11506. // .. TRI_ENABLE = 0
  11507. // .. ==> 0XF8000788[0:0] = 0x00000000U
  11508. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11509. // .. L0_SEL = 0
  11510. // .. ==> 0XF8000788[1:1] = 0x00000000U
  11511. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11512. // .. L1_SEL = 1
  11513. // .. ==> 0XF8000788[2:2] = 0x00000001U
  11514. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  11515. // .. L2_SEL = 0
  11516. // .. ==> 0XF8000788[4:3] = 0x00000000U
  11517. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11518. // .. L3_SEL = 0
  11519. // .. ==> 0XF8000788[7:5] = 0x00000000U
  11520. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11521. // .. Speed = 0
  11522. // .. ==> 0XF8000788[8:8] = 0x00000000U
  11523. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11524. // .. IO_Type = 1
  11525. // .. ==> 0XF8000788[11:9] = 0x00000001U
  11526. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11527. // .. PULLUP = 0
  11528. // .. ==> 0XF8000788[12:12] = 0x00000000U
  11529. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11530. // .. DisableRcvr = 0
  11531. // .. ==> 0XF8000788[13:13] = 0x00000000U
  11532. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11533. // ..
  11534. EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
  11535. // .. TRI_ENABLE = 0
  11536. // .. ==> 0XF800078C[0:0] = 0x00000000U
  11537. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11538. // .. L0_SEL = 0
  11539. // .. ==> 0XF800078C[1:1] = 0x00000000U
  11540. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11541. // .. L1_SEL = 1
  11542. // .. ==> 0XF800078C[2:2] = 0x00000001U
  11543. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  11544. // .. L2_SEL = 0
  11545. // .. ==> 0XF800078C[4:3] = 0x00000000U
  11546. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11547. // .. L3_SEL = 0
  11548. // .. ==> 0XF800078C[7:5] = 0x00000000U
  11549. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11550. // .. Speed = 0
  11551. // .. ==> 0XF800078C[8:8] = 0x00000000U
  11552. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11553. // .. IO_Type = 1
  11554. // .. ==> 0XF800078C[11:9] = 0x00000001U
  11555. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11556. // .. PULLUP = 0
  11557. // .. ==> 0XF800078C[12:12] = 0x00000000U
  11558. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11559. // .. DisableRcvr = 0
  11560. // .. ==> 0XF800078C[13:13] = 0x00000000U
  11561. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11562. // ..
  11563. EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
  11564. // .. TRI_ENABLE = 1
  11565. // .. ==> 0XF8000790[0:0] = 0x00000001U
  11566. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  11567. // .. L0_SEL = 0
  11568. // .. ==> 0XF8000790[1:1] = 0x00000000U
  11569. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11570. // .. L1_SEL = 1
  11571. // .. ==> 0XF8000790[2:2] = 0x00000001U
  11572. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  11573. // .. L2_SEL = 0
  11574. // .. ==> 0XF8000790[4:3] = 0x00000000U
  11575. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11576. // .. L3_SEL = 0
  11577. // .. ==> 0XF8000790[7:5] = 0x00000000U
  11578. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11579. // .. Speed = 0
  11580. // .. ==> 0XF8000790[8:8] = 0x00000000U
  11581. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11582. // .. IO_Type = 1
  11583. // .. ==> 0XF8000790[11:9] = 0x00000001U
  11584. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11585. // .. PULLUP = 0
  11586. // .. ==> 0XF8000790[12:12] = 0x00000000U
  11587. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11588. // .. DisableRcvr = 0
  11589. // .. ==> 0XF8000790[13:13] = 0x00000000U
  11590. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11591. // ..
  11592. EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
  11593. // .. TRI_ENABLE = 0
  11594. // .. ==> 0XF8000794[0:0] = 0x00000000U
  11595. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11596. // .. L0_SEL = 0
  11597. // .. ==> 0XF8000794[1:1] = 0x00000000U
  11598. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11599. // .. L1_SEL = 1
  11600. // .. ==> 0XF8000794[2:2] = 0x00000001U
  11601. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  11602. // .. L2_SEL = 0
  11603. // .. ==> 0XF8000794[4:3] = 0x00000000U
  11604. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11605. // .. L3_SEL = 0
  11606. // .. ==> 0XF8000794[7:5] = 0x00000000U
  11607. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11608. // .. Speed = 0
  11609. // .. ==> 0XF8000794[8:8] = 0x00000000U
  11610. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11611. // .. IO_Type = 1
  11612. // .. ==> 0XF8000794[11:9] = 0x00000001U
  11613. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11614. // .. PULLUP = 0
  11615. // .. ==> 0XF8000794[12:12] = 0x00000000U
  11616. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11617. // .. DisableRcvr = 0
  11618. // .. ==> 0XF8000794[13:13] = 0x00000000U
  11619. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11620. // ..
  11621. EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
  11622. // .. TRI_ENABLE = 0
  11623. // .. ==> 0XF8000798[0:0] = 0x00000000U
  11624. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11625. // .. L0_SEL = 0
  11626. // .. ==> 0XF8000798[1:1] = 0x00000000U
  11627. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11628. // .. L1_SEL = 1
  11629. // .. ==> 0XF8000798[2:2] = 0x00000001U
  11630. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  11631. // .. L2_SEL = 0
  11632. // .. ==> 0XF8000798[4:3] = 0x00000000U
  11633. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11634. // .. L3_SEL = 0
  11635. // .. ==> 0XF8000798[7:5] = 0x00000000U
  11636. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11637. // .. Speed = 0
  11638. // .. ==> 0XF8000798[8:8] = 0x00000000U
  11639. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11640. // .. IO_Type = 1
  11641. // .. ==> 0XF8000798[11:9] = 0x00000001U
  11642. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11643. // .. PULLUP = 0
  11644. // .. ==> 0XF8000798[12:12] = 0x00000000U
  11645. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11646. // .. DisableRcvr = 0
  11647. // .. ==> 0XF8000798[13:13] = 0x00000000U
  11648. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11649. // ..
  11650. EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
  11651. // .. TRI_ENABLE = 0
  11652. // .. ==> 0XF800079C[0:0] = 0x00000000U
  11653. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11654. // .. L0_SEL = 0
  11655. // .. ==> 0XF800079C[1:1] = 0x00000000U
  11656. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11657. // .. L1_SEL = 1
  11658. // .. ==> 0XF800079C[2:2] = 0x00000001U
  11659. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  11660. // .. L2_SEL = 0
  11661. // .. ==> 0XF800079C[4:3] = 0x00000000U
  11662. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11663. // .. L3_SEL = 0
  11664. // .. ==> 0XF800079C[7:5] = 0x00000000U
  11665. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11666. // .. Speed = 0
  11667. // .. ==> 0XF800079C[8:8] = 0x00000000U
  11668. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11669. // .. IO_Type = 1
  11670. // .. ==> 0XF800079C[11:9] = 0x00000001U
  11671. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11672. // .. PULLUP = 0
  11673. // .. ==> 0XF800079C[12:12] = 0x00000000U
  11674. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11675. // .. DisableRcvr = 0
  11676. // .. ==> 0XF800079C[13:13] = 0x00000000U
  11677. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11678. // ..
  11679. EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
  11680. // .. TRI_ENABLE = 0
  11681. // .. ==> 0XF80007A0[0:0] = 0x00000000U
  11682. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11683. // .. L0_SEL = 0
  11684. // .. ==> 0XF80007A0[1:1] = 0x00000000U
  11685. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11686. // .. L1_SEL = 0
  11687. // .. ==> 0XF80007A0[2:2] = 0x00000000U
  11688. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11689. // .. L2_SEL = 0
  11690. // .. ==> 0XF80007A0[4:3] = 0x00000000U
  11691. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11692. // .. L3_SEL = 4
  11693. // .. ==> 0XF80007A0[7:5] = 0x00000004U
  11694. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  11695. // .. Speed = 0
  11696. // .. ==> 0XF80007A0[8:8] = 0x00000000U
  11697. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11698. // .. IO_Type = 1
  11699. // .. ==> 0XF80007A0[11:9] = 0x00000001U
  11700. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11701. // .. PULLUP = 0
  11702. // .. ==> 0XF80007A0[12:12] = 0x00000000U
  11703. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11704. // .. DisableRcvr = 0
  11705. // .. ==> 0XF80007A0[13:13] = 0x00000000U
  11706. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11707. // ..
  11708. EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
  11709. // .. TRI_ENABLE = 0
  11710. // .. ==> 0XF80007A4[0:0] = 0x00000000U
  11711. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11712. // .. L0_SEL = 0
  11713. // .. ==> 0XF80007A4[1:1] = 0x00000000U
  11714. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11715. // .. L1_SEL = 0
  11716. // .. ==> 0XF80007A4[2:2] = 0x00000000U
  11717. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11718. // .. L2_SEL = 0
  11719. // .. ==> 0XF80007A4[4:3] = 0x00000000U
  11720. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11721. // .. L3_SEL = 4
  11722. // .. ==> 0XF80007A4[7:5] = 0x00000004U
  11723. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  11724. // .. Speed = 0
  11725. // .. ==> 0XF80007A4[8:8] = 0x00000000U
  11726. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11727. // .. IO_Type = 1
  11728. // .. ==> 0XF80007A4[11:9] = 0x00000001U
  11729. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11730. // .. PULLUP = 0
  11731. // .. ==> 0XF80007A4[12:12] = 0x00000000U
  11732. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11733. // .. DisableRcvr = 0
  11734. // .. ==> 0XF80007A4[13:13] = 0x00000000U
  11735. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11736. // ..
  11737. EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
  11738. // .. TRI_ENABLE = 0
  11739. // .. ==> 0XF80007A8[0:0] = 0x00000000U
  11740. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11741. // .. L0_SEL = 0
  11742. // .. ==> 0XF80007A8[1:1] = 0x00000000U
  11743. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11744. // .. L1_SEL = 0
  11745. // .. ==> 0XF80007A8[2:2] = 0x00000000U
  11746. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11747. // .. L2_SEL = 0
  11748. // .. ==> 0XF80007A8[4:3] = 0x00000000U
  11749. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11750. // .. L3_SEL = 4
  11751. // .. ==> 0XF80007A8[7:5] = 0x00000004U
  11752. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  11753. // .. Speed = 0
  11754. // .. ==> 0XF80007A8[8:8] = 0x00000000U
  11755. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11756. // .. IO_Type = 1
  11757. // .. ==> 0XF80007A8[11:9] = 0x00000001U
  11758. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11759. // .. PULLUP = 0
  11760. // .. ==> 0XF80007A8[12:12] = 0x00000000U
  11761. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11762. // .. DisableRcvr = 0
  11763. // .. ==> 0XF80007A8[13:13] = 0x00000000U
  11764. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11765. // ..
  11766. EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
  11767. // .. TRI_ENABLE = 0
  11768. // .. ==> 0XF80007AC[0:0] = 0x00000000U
  11769. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11770. // .. L0_SEL = 0
  11771. // .. ==> 0XF80007AC[1:1] = 0x00000000U
  11772. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11773. // .. L1_SEL = 0
  11774. // .. ==> 0XF80007AC[2:2] = 0x00000000U
  11775. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11776. // .. L2_SEL = 0
  11777. // .. ==> 0XF80007AC[4:3] = 0x00000000U
  11778. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11779. // .. L3_SEL = 4
  11780. // .. ==> 0XF80007AC[7:5] = 0x00000004U
  11781. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  11782. // .. Speed = 0
  11783. // .. ==> 0XF80007AC[8:8] = 0x00000000U
  11784. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11785. // .. IO_Type = 1
  11786. // .. ==> 0XF80007AC[11:9] = 0x00000001U
  11787. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11788. // .. PULLUP = 0
  11789. // .. ==> 0XF80007AC[12:12] = 0x00000000U
  11790. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11791. // .. DisableRcvr = 0
  11792. // .. ==> 0XF80007AC[13:13] = 0x00000000U
  11793. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11794. // ..
  11795. EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
  11796. // .. TRI_ENABLE = 0
  11797. // .. ==> 0XF80007B0[0:0] = 0x00000000U
  11798. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11799. // .. L0_SEL = 0
  11800. // .. ==> 0XF80007B0[1:1] = 0x00000000U
  11801. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11802. // .. L1_SEL = 0
  11803. // .. ==> 0XF80007B0[2:2] = 0x00000000U
  11804. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11805. // .. L2_SEL = 0
  11806. // .. ==> 0XF80007B0[4:3] = 0x00000000U
  11807. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11808. // .. L3_SEL = 4
  11809. // .. ==> 0XF80007B0[7:5] = 0x00000004U
  11810. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  11811. // .. Speed = 0
  11812. // .. ==> 0XF80007B0[8:8] = 0x00000000U
  11813. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11814. // .. IO_Type = 1
  11815. // .. ==> 0XF80007B0[11:9] = 0x00000001U
  11816. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11817. // .. PULLUP = 0
  11818. // .. ==> 0XF80007B0[12:12] = 0x00000000U
  11819. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11820. // .. DisableRcvr = 0
  11821. // .. ==> 0XF80007B0[13:13] = 0x00000000U
  11822. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11823. // ..
  11824. EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
  11825. // .. TRI_ENABLE = 0
  11826. // .. ==> 0XF80007B4[0:0] = 0x00000000U
  11827. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11828. // .. L0_SEL = 0
  11829. // .. ==> 0XF80007B4[1:1] = 0x00000000U
  11830. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11831. // .. L1_SEL = 0
  11832. // .. ==> 0XF80007B4[2:2] = 0x00000000U
  11833. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11834. // .. L2_SEL = 0
  11835. // .. ==> 0XF80007B4[4:3] = 0x00000000U
  11836. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11837. // .. L3_SEL = 4
  11838. // .. ==> 0XF80007B4[7:5] = 0x00000004U
  11839. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  11840. // .. Speed = 0
  11841. // .. ==> 0XF80007B4[8:8] = 0x00000000U
  11842. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11843. // .. IO_Type = 1
  11844. // .. ==> 0XF80007B4[11:9] = 0x00000001U
  11845. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11846. // .. PULLUP = 0
  11847. // .. ==> 0XF80007B4[12:12] = 0x00000000U
  11848. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11849. // .. DisableRcvr = 0
  11850. // .. ==> 0XF80007B4[13:13] = 0x00000000U
  11851. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11852. // ..
  11853. EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
  11854. // .. TRI_ENABLE = 1
  11855. // .. ==> 0XF80007B8[0:0] = 0x00000001U
  11856. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  11857. // .. Speed = 0
  11858. // .. ==> 0XF80007B8[8:8] = 0x00000000U
  11859. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11860. // .. IO_Type = 1
  11861. // .. ==> 0XF80007B8[11:9] = 0x00000001U
  11862. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11863. // .. PULLUP = 0
  11864. // .. ==> 0XF80007B8[12:12] = 0x00000000U
  11865. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11866. // .. DisableRcvr = 0
  11867. // .. ==> 0XF80007B8[13:13] = 0x00000000U
  11868. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11869. // ..
  11870. EMIT_MASKWRITE(0XF80007B8, 0x00003F01U ,0x00000201U),
  11871. // .. TRI_ENABLE = 0
  11872. // .. ==> 0XF80007BC[0:0] = 0x00000000U
  11873. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11874. // .. L0_SEL = 0
  11875. // .. ==> 0XF80007BC[1:1] = 0x00000000U
  11876. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11877. // .. L1_SEL = 0
  11878. // .. ==> 0XF80007BC[2:2] = 0x00000000U
  11879. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11880. // .. L2_SEL = 0
  11881. // .. ==> 0XF80007BC[4:3] = 0x00000000U
  11882. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11883. // .. L3_SEL = 0
  11884. // .. ==> 0XF80007BC[7:5] = 0x00000000U
  11885. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11886. // .. Speed = 0
  11887. // .. ==> 0XF80007BC[8:8] = 0x00000000U
  11888. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11889. // .. IO_Type = 1
  11890. // .. ==> 0XF80007BC[11:9] = 0x00000001U
  11891. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11892. // .. PULLUP = 0
  11893. // .. ==> 0XF80007BC[12:12] = 0x00000000U
  11894. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11895. // .. DisableRcvr = 0
  11896. // .. ==> 0XF80007BC[13:13] = 0x00000000U
  11897. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11898. // ..
  11899. EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00000200U),
  11900. // .. TRI_ENABLE = 0
  11901. // .. ==> 0XF80007C0[0:0] = 0x00000000U
  11902. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11903. // .. L0_SEL = 0
  11904. // .. ==> 0XF80007C0[1:1] = 0x00000000U
  11905. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11906. // .. L1_SEL = 0
  11907. // .. ==> 0XF80007C0[2:2] = 0x00000000U
  11908. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11909. // .. L2_SEL = 0
  11910. // .. ==> 0XF80007C0[4:3] = 0x00000000U
  11911. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11912. // .. L3_SEL = 7
  11913. // .. ==> 0XF80007C0[7:5] = 0x00000007U
  11914. // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
  11915. // .. Speed = 0
  11916. // .. ==> 0XF80007C0[8:8] = 0x00000000U
  11917. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11918. // .. IO_Type = 1
  11919. // .. ==> 0XF80007C0[11:9] = 0x00000001U
  11920. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11921. // .. PULLUP = 0
  11922. // .. ==> 0XF80007C0[12:12] = 0x00000000U
  11923. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11924. // .. DisableRcvr = 0
  11925. // .. ==> 0XF80007C0[13:13] = 0x00000000U
  11926. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11927. // ..
  11928. EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
  11929. // .. TRI_ENABLE = 1
  11930. // .. ==> 0XF80007C4[0:0] = 0x00000001U
  11931. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  11932. // .. L0_SEL = 0
  11933. // .. ==> 0XF80007C4[1:1] = 0x00000000U
  11934. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11935. // .. L1_SEL = 0
  11936. // .. ==> 0XF80007C4[2:2] = 0x00000000U
  11937. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11938. // .. L2_SEL = 0
  11939. // .. ==> 0XF80007C4[4:3] = 0x00000000U
  11940. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11941. // .. L3_SEL = 7
  11942. // .. ==> 0XF80007C4[7:5] = 0x00000007U
  11943. // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
  11944. // .. Speed = 0
  11945. // .. ==> 0XF80007C4[8:8] = 0x00000000U
  11946. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11947. // .. IO_Type = 1
  11948. // .. ==> 0XF80007C4[11:9] = 0x00000001U
  11949. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11950. // .. PULLUP = 0
  11951. // .. ==> 0XF80007C4[12:12] = 0x00000000U
  11952. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11953. // .. DisableRcvr = 0
  11954. // .. ==> 0XF80007C4[13:13] = 0x00000000U
  11955. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11956. // ..
  11957. EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
  11958. // .. TRI_ENABLE = 1
  11959. // .. ==> 0XF80007C8[0:0] = 0x00000001U
  11960. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  11961. // .. Speed = 0
  11962. // .. ==> 0XF80007C8[8:8] = 0x00000000U
  11963. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11964. // .. IO_Type = 1
  11965. // .. ==> 0XF80007C8[11:9] = 0x00000001U
  11966. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11967. // .. PULLUP = 0
  11968. // .. ==> 0XF80007C8[12:12] = 0x00000000U
  11969. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11970. // .. DisableRcvr = 0
  11971. // .. ==> 0XF80007C8[13:13] = 0x00000000U
  11972. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  11973. // ..
  11974. EMIT_MASKWRITE(0XF80007C8, 0x00003F01U ,0x00000201U),
  11975. // .. TRI_ENABLE = 0
  11976. // .. ==> 0XF80007CC[0:0] = 0x00000000U
  11977. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  11978. // .. L0_SEL = 0
  11979. // .. ==> 0XF80007CC[1:1] = 0x00000000U
  11980. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  11981. // .. L1_SEL = 0
  11982. // .. ==> 0XF80007CC[2:2] = 0x00000000U
  11983. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  11984. // .. L2_SEL = 0
  11985. // .. ==> 0XF80007CC[4:3] = 0x00000000U
  11986. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  11987. // .. L3_SEL = 0
  11988. // .. ==> 0XF80007CC[7:5] = 0x00000000U
  11989. // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
  11990. // .. Speed = 0
  11991. // .. ==> 0XF80007CC[8:8] = 0x00000000U
  11992. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  11993. // .. IO_Type = 1
  11994. // .. ==> 0XF80007CC[11:9] = 0x00000001U
  11995. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  11996. // .. PULLUP = 0
  11997. // .. ==> 0XF80007CC[12:12] = 0x00000000U
  11998. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  11999. // .. DisableRcvr = 0
  12000. // .. ==> 0XF80007CC[13:13] = 0x00000000U
  12001. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  12002. // ..
  12003. EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00000200U),
  12004. // .. TRI_ENABLE = 0
  12005. // .. ==> 0XF80007D0[0:0] = 0x00000000U
  12006. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  12007. // .. L0_SEL = 0
  12008. // .. ==> 0XF80007D0[1:1] = 0x00000000U
  12009. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  12010. // .. L1_SEL = 0
  12011. // .. ==> 0XF80007D0[2:2] = 0x00000000U
  12012. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  12013. // .. L2_SEL = 0
  12014. // .. ==> 0XF80007D0[4:3] = 0x00000000U
  12015. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  12016. // .. L3_SEL = 4
  12017. // .. ==> 0XF80007D0[7:5] = 0x00000004U
  12018. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  12019. // .. Speed = 0
  12020. // .. ==> 0XF80007D0[8:8] = 0x00000000U
  12021. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  12022. // .. IO_Type = 1
  12023. // .. ==> 0XF80007D0[11:9] = 0x00000001U
  12024. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  12025. // .. PULLUP = 0
  12026. // .. ==> 0XF80007D0[12:12] = 0x00000000U
  12027. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  12028. // .. DisableRcvr = 0
  12029. // .. ==> 0XF80007D0[13:13] = 0x00000000U
  12030. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  12031. // ..
  12032. EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
  12033. // .. TRI_ENABLE = 0
  12034. // .. ==> 0XF80007D4[0:0] = 0x00000000U
  12035. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  12036. // .. L0_SEL = 0
  12037. // .. ==> 0XF80007D4[1:1] = 0x00000000U
  12038. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  12039. // .. L1_SEL = 0
  12040. // .. ==> 0XF80007D4[2:2] = 0x00000000U
  12041. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  12042. // .. L2_SEL = 0
  12043. // .. ==> 0XF80007D4[4:3] = 0x00000000U
  12044. // .. ==> MASK : 0x00000018U VAL : 0x00000000U
  12045. // .. L3_SEL = 4
  12046. // .. ==> 0XF80007D4[7:5] = 0x00000004U
  12047. // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
  12048. // .. Speed = 0
  12049. // .. ==> 0XF80007D4[8:8] = 0x00000000U
  12050. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  12051. // .. IO_Type = 1
  12052. // .. ==> 0XF80007D4[11:9] = 0x00000001U
  12053. // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
  12054. // .. PULLUP = 0
  12055. // .. ==> 0XF80007D4[12:12] = 0x00000000U
  12056. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  12057. // .. DisableRcvr = 0
  12058. // .. ==> 0XF80007D4[13:13] = 0x00000000U
  12059. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  12060. // ..
  12061. EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
  12062. // .. SDIO0_WP_SEL = 50
  12063. // .. ==> 0XF8000830[5:0] = 0x00000032U
  12064. // .. ==> MASK : 0x0000003FU VAL : 0x00000032U
  12065. // .. SDIO0_CD_SEL = 46
  12066. // .. ==> 0XF8000830[21:16] = 0x0000002EU
  12067. // .. ==> MASK : 0x003F0000U VAL : 0x002E0000U
  12068. // ..
  12069. EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x002E0032U),
  12070. // .. FINISH: MIO PROGRAMMING
  12071. // .. START: LOCK IT BACK
  12072. // .. LOCK_KEY = 0X767B
  12073. // .. ==> 0XF8000004[15:0] = 0x0000767BU
  12074. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
  12075. // ..
  12076. EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
  12077. // .. FINISH: LOCK IT BACK
  12078. // FINISH: top
  12079. //
  12080. EMIT_EXIT(),
  12081. //
  12082. };
  12083. unsigned long ps7_peripherals_init_data_1_0[] = {
  12084. // START: top
  12085. // .. START: SLCR SETTINGS
  12086. // .. UNLOCK_KEY = 0XDF0D
  12087. // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
  12088. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
  12089. // ..
  12090. EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
  12091. // .. FINISH: SLCR SETTINGS
  12092. // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
  12093. // .. IBUF_DISABLE_MODE = 0x1
  12094. // .. ==> 0XF8000B48[7:7] = 0x00000001U
  12095. // .. ==> MASK : 0x00000080U VAL : 0x00000080U
  12096. // .. TERM_DISABLE_MODE = 0x1
  12097. // .. ==> 0XF8000B48[8:8] = 0x00000001U
  12098. // .. ==> MASK : 0x00000100U VAL : 0x00000100U
  12099. // ..
  12100. EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
  12101. // .. IBUF_DISABLE_MODE = 0x1
  12102. // .. ==> 0XF8000B4C[7:7] = 0x00000001U
  12103. // .. ==> MASK : 0x00000080U VAL : 0x00000080U
  12104. // .. TERM_DISABLE_MODE = 0x1
  12105. // .. ==> 0XF8000B4C[8:8] = 0x00000001U
  12106. // .. ==> MASK : 0x00000100U VAL : 0x00000100U
  12107. // ..
  12108. EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
  12109. // .. IBUF_DISABLE_MODE = 0x1
  12110. // .. ==> 0XF8000B50[7:7] = 0x00000001U
  12111. // .. ==> MASK : 0x00000080U VAL : 0x00000080U
  12112. // .. TERM_DISABLE_MODE = 0x1
  12113. // .. ==> 0XF8000B50[8:8] = 0x00000001U
  12114. // .. ==> MASK : 0x00000100U VAL : 0x00000100U
  12115. // ..
  12116. EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
  12117. // .. IBUF_DISABLE_MODE = 0x1
  12118. // .. ==> 0XF8000B54[7:7] = 0x00000001U
  12119. // .. ==> MASK : 0x00000080U VAL : 0x00000080U
  12120. // .. TERM_DISABLE_MODE = 0x1
  12121. // .. ==> 0XF8000B54[8:8] = 0x00000001U
  12122. // .. ==> MASK : 0x00000100U VAL : 0x00000100U
  12123. // ..
  12124. EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
  12125. // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
  12126. // .. START: LOCK IT BACK
  12127. // .. LOCK_KEY = 0X767B
  12128. // .. ==> 0XF8000004[15:0] = 0x0000767BU
  12129. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
  12130. // ..
  12131. EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
  12132. // .. FINISH: LOCK IT BACK
  12133. // .. START: SRAM/NOR SET OPMODE
  12134. // .. FINISH: SRAM/NOR SET OPMODE
  12135. // .. START: UART REGISTERS
  12136. // .. BDIV = 0x6
  12137. // .. ==> 0XE0001034[7:0] = 0x00000006U
  12138. // .. ==> MASK : 0x000000FFU VAL : 0x00000006U
  12139. // ..
  12140. EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
  12141. // .. CD = 0x3e
  12142. // .. ==> 0XE0001018[15:0] = 0x0000003EU
  12143. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU
  12144. // ..
  12145. EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
  12146. // .. STPBRK = 0x0
  12147. // .. ==> 0XE0001000[8:8] = 0x00000000U
  12148. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  12149. // .. STTBRK = 0x0
  12150. // .. ==> 0XE0001000[7:7] = 0x00000000U
  12151. // .. ==> MASK : 0x00000080U VAL : 0x00000000U
  12152. // .. RSTTO = 0x0
  12153. // .. ==> 0XE0001000[6:6] = 0x00000000U
  12154. // .. ==> MASK : 0x00000040U VAL : 0x00000000U
  12155. // .. TXDIS = 0x0
  12156. // .. ==> 0XE0001000[5:5] = 0x00000000U
  12157. // .. ==> MASK : 0x00000020U VAL : 0x00000000U
  12158. // .. TXEN = 0x1
  12159. // .. ==> 0XE0001000[4:4] = 0x00000001U
  12160. // .. ==> MASK : 0x00000010U VAL : 0x00000010U
  12161. // .. RXDIS = 0x0
  12162. // .. ==> 0XE0001000[3:3] = 0x00000000U
  12163. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  12164. // .. RXEN = 0x1
  12165. // .. ==> 0XE0001000[2:2] = 0x00000001U
  12166. // .. ==> MASK : 0x00000004U VAL : 0x00000004U
  12167. // .. TXRES = 0x1
  12168. // .. ==> 0XE0001000[1:1] = 0x00000001U
  12169. // .. ==> MASK : 0x00000002U VAL : 0x00000002U
  12170. // .. RXRES = 0x1
  12171. // .. ==> 0XE0001000[0:0] = 0x00000001U
  12172. // .. ==> MASK : 0x00000001U VAL : 0x00000001U
  12173. // ..
  12174. EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
  12175. // .. IRMODE = 0x0
  12176. // .. ==> 0XE0001004[11:11] = 0x00000000U
  12177. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  12178. // .. UCLKEN = 0x0
  12179. // .. ==> 0XE0001004[10:10] = 0x00000000U
  12180. // .. ==> MASK : 0x00000400U VAL : 0x00000000U
  12181. // .. CHMODE = 0x0
  12182. // .. ==> 0XE0001004[9:8] = 0x00000000U
  12183. // .. ==> MASK : 0x00000300U VAL : 0x00000000U
  12184. // .. NBSTOP = 0x0
  12185. // .. ==> 0XE0001004[7:6] = 0x00000000U
  12186. // .. ==> MASK : 0x000000C0U VAL : 0x00000000U
  12187. // .. PAR = 0x4
  12188. // .. ==> 0XE0001004[5:3] = 0x00000004U
  12189. // .. ==> MASK : 0x00000038U VAL : 0x00000020U
  12190. // .. CHRL = 0x0
  12191. // .. ==> 0XE0001004[2:1] = 0x00000000U
  12192. // .. ==> MASK : 0x00000006U VAL : 0x00000000U
  12193. // .. CLKS = 0x0
  12194. // .. ==> 0XE0001004[0:0] = 0x00000000U
  12195. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  12196. // ..
  12197. EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U),
  12198. // .. FINISH: UART REGISTERS
  12199. // .. START: QSPI REGISTERS
  12200. // .. Holdb_dr = 1
  12201. // .. ==> 0XE000D000[19:19] = 0x00000001U
  12202. // .. ==> MASK : 0x00080000U VAL : 0x00080000U
  12203. // ..
  12204. EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
  12205. // .. FINISH: QSPI REGISTERS
  12206. // .. START: PL POWER ON RESET REGISTERS
  12207. // .. PCFG_POR_CNT_4K = 0
  12208. // .. ==> 0XF8007000[29:29] = 0x00000000U
  12209. // .. ==> MASK : 0x20000000U VAL : 0x00000000U
  12210. // ..
  12211. EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
  12212. // .. FINISH: PL POWER ON RESET REGISTERS
  12213. // .. START: SMC TIMING CALCULATION REGISTER UPDATE
  12214. // .. .. START: NAND SET CYCLE
  12215. // .. .. FINISH: NAND SET CYCLE
  12216. // .. .. START: OPMODE
  12217. // .. .. FINISH: OPMODE
  12218. // .. .. START: DIRECT COMMAND
  12219. // .. .. FINISH: DIRECT COMMAND
  12220. // .. .. START: SRAM/NOR CS0 SET CYCLE
  12221. // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
  12222. // .. .. START: DIRECT COMMAND
  12223. // .. .. FINISH: DIRECT COMMAND
  12224. // .. .. START: NOR CS0 BASE ADDRESS
  12225. // .. .. FINISH: NOR CS0 BASE ADDRESS
  12226. // .. .. START: SRAM/NOR CS1 SET CYCLE
  12227. // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
  12228. // .. .. START: DIRECT COMMAND
  12229. // .. .. FINISH: DIRECT COMMAND
  12230. // .. .. START: NOR CS1 BASE ADDRESS
  12231. // .. .. FINISH: NOR CS1 BASE ADDRESS
  12232. // .. .. START: USB RESET
  12233. // .. .. .. START: USB0 RESET
  12234. // .. .. .. .. START: DIR MODE BANK 0
  12235. // .. .. .. .. DIRECTION_0 = 0x80
  12236. // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
  12237. // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
  12238. // .. .. .. ..
  12239. EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00000080U),
  12240. // .. .. .. .. FINISH: DIR MODE BANK 0
  12241. // .. .. .. .. START: DIR MODE BANK 1
  12242. // .. .. .. .. FINISH: DIR MODE BANK 1
  12243. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  12244. // .. .. .. .. MASK_0_LSW = 0xff7f
  12245. // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
  12246. // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
  12247. // .. .. .. .. DATA_0_LSW = 0x80
  12248. // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
  12249. // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
  12250. // .. .. .. ..
  12251. EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
  12252. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  12253. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  12254. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  12255. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  12256. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  12257. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  12258. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  12259. // .. .. .. .. START: OUTPUT ENABLE BANK 0
  12260. // .. .. .. .. OP_ENABLE_0 = 0x80
  12261. // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
  12262. // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
  12263. // .. .. .. ..
  12264. EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00000080U),
  12265. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
  12266. // .. .. .. .. START: OUTPUT ENABLE BANK 1
  12267. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
  12268. // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
  12269. // .. .. .. .. MASK_0_LSW = 0xff7f
  12270. // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
  12271. // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
  12272. // .. .. .. .. DATA_0_LSW = 0x0
  12273. // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
  12274. // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
  12275. // .. .. .. ..
  12276. EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
  12277. // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
  12278. // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
  12279. // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
  12280. // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
  12281. // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
  12282. // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
  12283. // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
  12284. // .. .. .. .. START: ADD 1 MS DELAY
  12285. // .. .. .. ..
  12286. EMIT_MASKDELAY(0XF8F00200, 1),
  12287. // .. .. .. .. FINISH: ADD 1 MS DELAY
  12288. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  12289. // .. .. .. .. MASK_0_LSW = 0xff7f
  12290. // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
  12291. // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
  12292. // .. .. .. .. DATA_0_LSW = 0x80
  12293. // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
  12294. // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
  12295. // .. .. .. ..
  12296. EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
  12297. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  12298. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  12299. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  12300. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  12301. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  12302. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  12303. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  12304. // .. .. .. FINISH: USB0 RESET
  12305. // .. .. .. START: USB1 RESET
  12306. // .. .. .. .. START: DIR MODE BANK 0
  12307. // .. .. .. .. FINISH: DIR MODE BANK 0
  12308. // .. .. .. .. START: DIR MODE BANK 1
  12309. // .. .. .. .. FINISH: DIR MODE BANK 1
  12310. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  12311. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  12312. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  12313. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  12314. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  12315. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  12316. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  12317. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  12318. // .. .. .. .. START: OUTPUT ENABLE BANK 0
  12319. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
  12320. // .. .. .. .. START: OUTPUT ENABLE BANK 1
  12321. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
  12322. // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
  12323. // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
  12324. // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
  12325. // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
  12326. // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
  12327. // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
  12328. // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
  12329. // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
  12330. // .. .. .. .. START: ADD 1 MS DELAY
  12331. // .. .. .. ..
  12332. EMIT_MASKDELAY(0XF8F00200, 1),
  12333. // .. .. .. .. FINISH: ADD 1 MS DELAY
  12334. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  12335. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  12336. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  12337. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  12338. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  12339. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  12340. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  12341. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  12342. // .. .. .. FINISH: USB1 RESET
  12343. // .. .. FINISH: USB RESET
  12344. // .. .. START: ENET RESET
  12345. // .. .. .. START: ENET0 RESET
  12346. // .. .. .. .. START: DIR MODE BANK 0
  12347. // .. .. .. .. FINISH: DIR MODE BANK 0
  12348. // .. .. .. .. START: DIR MODE BANK 1
  12349. // .. .. .. .. FINISH: DIR MODE BANK 1
  12350. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  12351. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  12352. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  12353. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  12354. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  12355. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  12356. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  12357. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  12358. // .. .. .. .. START: OUTPUT ENABLE BANK 0
  12359. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
  12360. // .. .. .. .. START: OUTPUT ENABLE BANK 1
  12361. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
  12362. // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
  12363. // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
  12364. // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
  12365. // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
  12366. // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
  12367. // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
  12368. // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
  12369. // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
  12370. // .. .. .. .. START: ADD 1 MS DELAY
  12371. // .. .. .. ..
  12372. EMIT_MASKDELAY(0XF8F00200, 1),
  12373. // .. .. .. .. FINISH: ADD 1 MS DELAY
  12374. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  12375. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  12376. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  12377. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  12378. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  12379. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  12380. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  12381. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  12382. // .. .. .. FINISH: ENET0 RESET
  12383. // .. .. .. START: ENET1 RESET
  12384. // .. .. .. .. START: DIR MODE BANK 0
  12385. // .. .. .. .. FINISH: DIR MODE BANK 0
  12386. // .. .. .. .. START: DIR MODE BANK 1
  12387. // .. .. .. .. FINISH: DIR MODE BANK 1
  12388. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  12389. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  12390. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  12391. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  12392. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  12393. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  12394. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  12395. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  12396. // .. .. .. .. START: OUTPUT ENABLE BANK 0
  12397. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
  12398. // .. .. .. .. START: OUTPUT ENABLE BANK 1
  12399. // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
  12400. // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
  12401. // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
  12402. // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
  12403. // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
  12404. // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
  12405. // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
  12406. // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
  12407. // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
  12408. // .. .. .. .. START: ADD 1 MS DELAY
  12409. // .. .. .. ..
  12410. EMIT_MASKDELAY(0XF8F00200, 1),
  12411. // .. .. .. .. FINISH: ADD 1 MS DELAY
  12412. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  12413. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  12414. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  12415. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  12416. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  12417. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  12418. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  12419. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  12420. // .. .. .. FINISH: ENET1 RESET
  12421. // .. .. FINISH: ENET RESET
  12422. // .. .. START: I2C RESET
  12423. // .. .. .. START: I2C0 RESET
  12424. // .. .. .. .. START: DIR MODE GPIO BANK0
  12425. // .. .. .. .. FINISH: DIR MODE GPIO BANK0
  12426. // .. .. .. .. START: DIR MODE GPIO BANK1
  12427. // .. .. .. .. FINISH: DIR MODE GPIO BANK1
  12428. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  12429. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  12430. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  12431. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  12432. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  12433. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  12434. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  12435. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  12436. // .. .. .. .. START: OUTPUT ENABLE
  12437. // .. .. .. .. FINISH: OUTPUT ENABLE
  12438. // .. .. .. .. START: OUTPUT ENABLE
  12439. // .. .. .. .. FINISH: OUTPUT ENABLE
  12440. // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
  12441. // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
  12442. // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
  12443. // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
  12444. // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
  12445. // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
  12446. // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
  12447. // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
  12448. // .. .. .. .. START: ADD 1 MS DELAY
  12449. // .. .. .. ..
  12450. EMIT_MASKDELAY(0XF8F00200, 1),
  12451. // .. .. .. .. FINISH: ADD 1 MS DELAY
  12452. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  12453. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  12454. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  12455. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  12456. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  12457. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  12458. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  12459. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  12460. // .. .. .. FINISH: I2C0 RESET
  12461. // .. .. .. START: I2C1 RESET
  12462. // .. .. .. .. START: DIR MODE GPIO BANK0
  12463. // .. .. .. .. FINISH: DIR MODE GPIO BANK0
  12464. // .. .. .. .. START: DIR MODE GPIO BANK1
  12465. // .. .. .. .. FINISH: DIR MODE GPIO BANK1
  12466. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  12467. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  12468. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  12469. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  12470. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  12471. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  12472. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  12473. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  12474. // .. .. .. .. START: OUTPUT ENABLE
  12475. // .. .. .. .. FINISH: OUTPUT ENABLE
  12476. // .. .. .. .. START: OUTPUT ENABLE
  12477. // .. .. .. .. FINISH: OUTPUT ENABLE
  12478. // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
  12479. // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
  12480. // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
  12481. // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
  12482. // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
  12483. // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
  12484. // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
  12485. // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
  12486. // .. .. .. .. START: ADD 1 MS DELAY
  12487. // .. .. .. ..
  12488. EMIT_MASKDELAY(0XF8F00200, 1),
  12489. // .. .. .. .. FINISH: ADD 1 MS DELAY
  12490. // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  12491. // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  12492. // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
  12493. // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
  12494. // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
  12495. // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
  12496. // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
  12497. // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
  12498. // .. .. .. FINISH: I2C1 RESET
  12499. // .. .. FINISH: I2C RESET
  12500. // .. .. START: NOR CHIP SELECT
  12501. // .. .. .. START: DIR MODE BANK 0
  12502. // .. .. .. FINISH: DIR MODE BANK 0
  12503. // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
  12504. // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
  12505. // .. .. .. START: OUTPUT ENABLE BANK 0
  12506. // .. .. .. FINISH: OUTPUT ENABLE BANK 0
  12507. // .. .. FINISH: NOR CHIP SELECT
  12508. // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
  12509. // FINISH: top
  12510. //
  12511. EMIT_EXIT(),
  12512. //
  12513. };
  12514. unsigned long ps7_post_config_1_0[] = {
  12515. // START: top
  12516. // .. START: SLCR SETTINGS
  12517. // .. UNLOCK_KEY = 0XDF0D
  12518. // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
  12519. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
  12520. // ..
  12521. EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
  12522. // .. FINISH: SLCR SETTINGS
  12523. // .. START: ENABLING LEVEL SHIFTER
  12524. // .. USER_INP_ICT_EN_0 = 3
  12525. // .. ==> 0XF8000900[1:0] = 0x00000003U
  12526. // .. ==> MASK : 0x00000003U VAL : 0x00000003U
  12527. // .. USER_INP_ICT_EN_1 = 3
  12528. // .. ==> 0XF8000900[3:2] = 0x00000003U
  12529. // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU
  12530. // ..
  12531. EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
  12532. // .. FINISH: ENABLING LEVEL SHIFTER
  12533. // .. START: FPGA RESETS TO 0
  12534. // .. reserved_3 = 0
  12535. // .. ==> 0XF8000240[31:25] = 0x00000000U
  12536. // .. ==> MASK : 0xFE000000U VAL : 0x00000000U
  12537. // .. FPGA_ACP_RST = 0
  12538. // .. ==> 0XF8000240[24:24] = 0x00000000U
  12539. // .. ==> MASK : 0x01000000U VAL : 0x00000000U
  12540. // .. FPGA_AXDS3_RST = 0
  12541. // .. ==> 0XF8000240[23:23] = 0x00000000U
  12542. // .. ==> MASK : 0x00800000U VAL : 0x00000000U
  12543. // .. FPGA_AXDS2_RST = 0
  12544. // .. ==> 0XF8000240[22:22] = 0x00000000U
  12545. // .. ==> MASK : 0x00400000U VAL : 0x00000000U
  12546. // .. FPGA_AXDS1_RST = 0
  12547. // .. ==> 0XF8000240[21:21] = 0x00000000U
  12548. // .. ==> MASK : 0x00200000U VAL : 0x00000000U
  12549. // .. FPGA_AXDS0_RST = 0
  12550. // .. ==> 0XF8000240[20:20] = 0x00000000U
  12551. // .. ==> MASK : 0x00100000U VAL : 0x00000000U
  12552. // .. reserved_2 = 0
  12553. // .. ==> 0XF8000240[19:18] = 0x00000000U
  12554. // .. ==> MASK : 0x000C0000U VAL : 0x00000000U
  12555. // .. FSSW1_FPGA_RST = 0
  12556. // .. ==> 0XF8000240[17:17] = 0x00000000U
  12557. // .. ==> MASK : 0x00020000U VAL : 0x00000000U
  12558. // .. FSSW0_FPGA_RST = 0
  12559. // .. ==> 0XF8000240[16:16] = 0x00000000U
  12560. // .. ==> MASK : 0x00010000U VAL : 0x00000000U
  12561. // .. reserved_1 = 0
  12562. // .. ==> 0XF8000240[15:14] = 0x00000000U
  12563. // .. ==> MASK : 0x0000C000U VAL : 0x00000000U
  12564. // .. FPGA_FMSW1_RST = 0
  12565. // .. ==> 0XF8000240[13:13] = 0x00000000U
  12566. // .. ==> MASK : 0x00002000U VAL : 0x00000000U
  12567. // .. FPGA_FMSW0_RST = 0
  12568. // .. ==> 0XF8000240[12:12] = 0x00000000U
  12569. // .. ==> MASK : 0x00001000U VAL : 0x00000000U
  12570. // .. FPGA_DMA3_RST = 0
  12571. // .. ==> 0XF8000240[11:11] = 0x00000000U
  12572. // .. ==> MASK : 0x00000800U VAL : 0x00000000U
  12573. // .. FPGA_DMA2_RST = 0
  12574. // .. ==> 0XF8000240[10:10] = 0x00000000U
  12575. // .. ==> MASK : 0x00000400U VAL : 0x00000000U
  12576. // .. FPGA_DMA1_RST = 0
  12577. // .. ==> 0XF8000240[9:9] = 0x00000000U
  12578. // .. ==> MASK : 0x00000200U VAL : 0x00000000U
  12579. // .. FPGA_DMA0_RST = 0
  12580. // .. ==> 0XF8000240[8:8] = 0x00000000U
  12581. // .. ==> MASK : 0x00000100U VAL : 0x00000000U
  12582. // .. reserved = 0
  12583. // .. ==> 0XF8000240[7:4] = 0x00000000U
  12584. // .. ==> MASK : 0x000000F0U VAL : 0x00000000U
  12585. // .. FPGA3_OUT_RST = 0
  12586. // .. ==> 0XF8000240[3:3] = 0x00000000U
  12587. // .. ==> MASK : 0x00000008U VAL : 0x00000000U
  12588. // .. FPGA2_OUT_RST = 0
  12589. // .. ==> 0XF8000240[2:2] = 0x00000000U
  12590. // .. ==> MASK : 0x00000004U VAL : 0x00000000U
  12591. // .. FPGA1_OUT_RST = 0
  12592. // .. ==> 0XF8000240[1:1] = 0x00000000U
  12593. // .. ==> MASK : 0x00000002U VAL : 0x00000000U
  12594. // .. FPGA0_OUT_RST = 0
  12595. // .. ==> 0XF8000240[0:0] = 0x00000000U
  12596. // .. ==> MASK : 0x00000001U VAL : 0x00000000U
  12597. // ..
  12598. EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
  12599. // .. FINISH: FPGA RESETS TO 0
  12600. // .. START: AFI REGISTERS
  12601. // .. .. START: AFI0 REGISTERS
  12602. // .. .. FINISH: AFI0 REGISTERS
  12603. // .. .. START: AFI1 REGISTERS
  12604. // .. .. FINISH: AFI1 REGISTERS
  12605. // .. .. START: AFI2 REGISTERS
  12606. // .. .. FINISH: AFI2 REGISTERS
  12607. // .. .. START: AFI3 REGISTERS
  12608. // .. .. FINISH: AFI3 REGISTERS
  12609. // .. FINISH: AFI REGISTERS
  12610. // .. START: LOCK IT BACK
  12611. // .. LOCK_KEY = 0X767B
  12612. // .. ==> 0XF8000004[15:0] = 0x0000767BU
  12613. // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
  12614. // ..
  12615. EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
  12616. // .. FINISH: LOCK IT BACK
  12617. // FINISH: top
  12618. //
  12619. EMIT_EXIT(),
  12620. //
  12621. };
  12622. unsigned long ps7_debug_1_0[] = {
  12623. // START: top
  12624. // .. START: CROSS TRIGGER CONFIGURATIONS
  12625. // .. .. START: UNLOCKING CTI REGISTERS
  12626. // .. .. KEY = 0XC5ACCE55
  12627. // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
  12628. // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
  12629. // .. ..
  12630. EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
  12631. // .. .. KEY = 0XC5ACCE55
  12632. // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
  12633. // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
  12634. // .. ..
  12635. EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
  12636. // .. .. KEY = 0XC5ACCE55
  12637. // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
  12638. // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
  12639. // .. ..
  12640. EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
  12641. // .. .. FINISH: UNLOCKING CTI REGISTERS
  12642. // .. .. START: ENABLING CTI MODULES AND CHANNELS
  12643. // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
  12644. // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
  12645. // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
  12646. // .. FINISH: CROSS TRIGGER CONFIGURATIONS
  12647. // FINISH: top
  12648. //
  12649. EMIT_EXIT(),
  12650. //
  12651. };
  12652. #include "xil_io.h"
  12653. #define PS7_MASK_POLL_TIME 100000000
  12654. char*
  12655. getPS7MessageInfo(unsigned key) {
  12656. char* err_msg = "";
  12657. switch (key) {
  12658. case PS7_INIT_SUCCESS: err_msg = "PS7 initialization successful"; break;
  12659. case PS7_INIT_CORRUPT: err_msg = "PS7 init Data Corrupted"; break;
  12660. case PS7_INIT_TIMEOUT: err_msg = "PS7 init mask poll timeout"; break;
  12661. case PS7_POLL_FAILED_DDR_INIT: err_msg = "Mask Poll failed for DDR Init"; break;
  12662. case PS7_POLL_FAILED_DMA: err_msg = "Mask Poll failed for PLL Init"; break;
  12663. case PS7_POLL_FAILED_PLL: err_msg = "Mask Poll failed for DMA done bit"; break;
  12664. default: err_msg = "Undefined error status"; break;
  12665. }
  12666. return err_msg;
  12667. }
  12668. unsigned long
  12669. ps7GetSiliconVersion () {
  12670. // Read PS version from MCTRL register [31:28]
  12671. unsigned long mask = 0xF0000000;
  12672. unsigned long *addr = (unsigned long*) 0XF8007080;
  12673. unsigned long ps_version = (*addr & mask) >> 28;
  12674. return ps_version;
  12675. }
  12676. void mask_write (unsigned long add , unsigned long mask, unsigned long val ) {
  12677. unsigned long *addr = (unsigned long*) add;
  12678. *addr = ( val & mask ) | ( *addr & ~mask);
  12679. //xil_printf("MaskWrite : 0x%x--> 0x%x \n \r" ,add, *addr);
  12680. }
  12681. int mask_poll(unsigned long add , unsigned long mask ) {
  12682. volatile unsigned long *addr = (volatile unsigned long*) add;
  12683. int i = 0;
  12684. while (!(*addr & mask)) {
  12685. if (i == PS7_MASK_POLL_TIME) {
  12686. return -1;
  12687. }
  12688. i++;
  12689. }
  12690. return 1;
  12691. //xil_printf("MaskPoll : 0x%x --> 0x%x \n \r" , add, *addr);
  12692. }
  12693. unsigned long mask_read(unsigned long add , unsigned long mask ) {
  12694. unsigned long *addr = (unsigned long*) add;
  12695. unsigned long val = (*addr & mask);
  12696. //xil_printf("MaskRead : 0x%x --> 0x%x \n \r" , add, val);
  12697. return val;
  12698. }
  12699. int
  12700. ps7_config(unsigned long * ps7_config_init)
  12701. {
  12702. unsigned long *ptr = ps7_config_init;
  12703. unsigned long opcode; // current instruction ..
  12704. unsigned long args[16]; // no opcode has so many args ...
  12705. int numargs; // number of arguments of this instruction
  12706. int j; // general purpose index
  12707. volatile unsigned long *addr; // some variable to make code readable
  12708. unsigned long val,mask; // some variable to make code readable
  12709. int finish = -1 ; // loop while this is negative !
  12710. int i = 0; // Timeout variable
  12711. while( finish < 0 ) {
  12712. numargs = ptr[0] & 0xF;
  12713. opcode = ptr[0] >> 4;
  12714. for( j = 0 ; j < numargs ; j ++ )
  12715. args[j] = ptr[j+1];
  12716. ptr += numargs + 1;
  12717. switch ( opcode ) {
  12718. case OPCODE_EXIT:
  12719. finish = PS7_INIT_SUCCESS;
  12720. break;
  12721. case OPCODE_CLEAR:
  12722. addr = (unsigned long*) args[0];
  12723. *addr = 0;
  12724. break;
  12725. case OPCODE_WRITE:
  12726. addr = (unsigned long*) args[0];
  12727. val = args[1];
  12728. *addr = val;
  12729. break;
  12730. case OPCODE_MASKWRITE:
  12731. addr = (unsigned long*) args[0];
  12732. mask = args[1];
  12733. val = args[2];
  12734. *addr = ( val & mask ) | ( *addr & ~mask);
  12735. break;
  12736. case OPCODE_MASKPOLL:
  12737. addr = (unsigned long*) args[0];
  12738. mask = args[1];
  12739. i = 0;
  12740. while (!(*addr & mask)) {
  12741. if (i == PS7_MASK_POLL_TIME) {
  12742. finish = PS7_INIT_TIMEOUT;
  12743. break;
  12744. }
  12745. i++;
  12746. }
  12747. break;
  12748. case OPCODE_MASKDELAY:
  12749. addr = (unsigned long*) args[0];
  12750. mask = args[1];
  12751. int delay = get_number_of_cycles_for_delay(mask);
  12752. perf_reset_and_start_timer();
  12753. while ((*addr < delay)) {
  12754. }
  12755. break;
  12756. default:
  12757. finish = PS7_INIT_CORRUPT;
  12758. break;
  12759. }
  12760. }
  12761. return finish;
  12762. }
  12763. unsigned long *ps7_mio_init_data = ps7_mio_init_data_3_0;
  12764. unsigned long *ps7_pll_init_data = ps7_pll_init_data_3_0;
  12765. unsigned long *ps7_clock_init_data = ps7_clock_init_data_3_0;
  12766. unsigned long *ps7_ddr_init_data = ps7_ddr_init_data_3_0;
  12767. unsigned long *ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
  12768. int
  12769. ps7_post_config()
  12770. {
  12771. // Get the PS_VERSION on run time
  12772. unsigned long si_ver = ps7GetSiliconVersion ();
  12773. int ret = -1;
  12774. if (si_ver == PCW_SILICON_VERSION_1) {
  12775. ret = ps7_config (ps7_post_config_1_0);
  12776. if (ret != PS7_INIT_SUCCESS) return ret;
  12777. } else if (si_ver == PCW_SILICON_VERSION_2) {
  12778. ret = ps7_config (ps7_post_config_2_0);
  12779. if (ret != PS7_INIT_SUCCESS) return ret;
  12780. } else {
  12781. ret = ps7_config (ps7_post_config_3_0);
  12782. if (ret != PS7_INIT_SUCCESS) return ret;
  12783. }
  12784. return PS7_INIT_SUCCESS;
  12785. }
  12786. int
  12787. ps7_debug()
  12788. {
  12789. // Get the PS_VERSION on run time
  12790. unsigned long si_ver = ps7GetSiliconVersion ();
  12791. int ret = -1;
  12792. if (si_ver == PCW_SILICON_VERSION_1) {
  12793. ret = ps7_config (ps7_debug_1_0);
  12794. if (ret != PS7_INIT_SUCCESS) return ret;
  12795. } else if (si_ver == PCW_SILICON_VERSION_2) {
  12796. ret = ps7_config (ps7_debug_2_0);
  12797. if (ret != PS7_INIT_SUCCESS) return ret;
  12798. } else {
  12799. ret = ps7_config (ps7_debug_3_0);
  12800. if (ret != PS7_INIT_SUCCESS) return ret;
  12801. }
  12802. return PS7_INIT_SUCCESS;
  12803. }
  12804. int
  12805. ps7_init()
  12806. {
  12807. // Get the PS_VERSION on run time
  12808. unsigned long si_ver = ps7GetSiliconVersion ();
  12809. int ret;
  12810. //int pcw_ver = 0;
  12811. if (si_ver == PCW_SILICON_VERSION_1) {
  12812. ps7_mio_init_data = ps7_mio_init_data_1_0;
  12813. ps7_pll_init_data = ps7_pll_init_data_1_0;
  12814. ps7_clock_init_data = ps7_clock_init_data_1_0;
  12815. ps7_ddr_init_data = ps7_ddr_init_data_1_0;
  12816. ps7_peripherals_init_data = ps7_peripherals_init_data_1_0;
  12817. //pcw_ver = 1;
  12818. } else if (si_ver == PCW_SILICON_VERSION_2) {
  12819. ps7_mio_init_data = ps7_mio_init_data_2_0;
  12820. ps7_pll_init_data = ps7_pll_init_data_2_0;
  12821. ps7_clock_init_data = ps7_clock_init_data_2_0;
  12822. ps7_ddr_init_data = ps7_ddr_init_data_2_0;
  12823. ps7_peripherals_init_data = ps7_peripherals_init_data_2_0;
  12824. //pcw_ver = 2;
  12825. } else {
  12826. ps7_mio_init_data = ps7_mio_init_data_3_0;
  12827. ps7_pll_init_data = ps7_pll_init_data_3_0;
  12828. ps7_clock_init_data = ps7_clock_init_data_3_0;
  12829. ps7_ddr_init_data = ps7_ddr_init_data_3_0;
  12830. ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
  12831. //pcw_ver = 3;
  12832. }
  12833. // MIO init
  12834. ret = ps7_config (ps7_mio_init_data);
  12835. if (ret != PS7_INIT_SUCCESS) return ret;
  12836. // PLL init
  12837. ret = ps7_config (ps7_pll_init_data);
  12838. if (ret != PS7_INIT_SUCCESS) return ret;
  12839. // Clock init
  12840. ret = ps7_config (ps7_clock_init_data);
  12841. if (ret != PS7_INIT_SUCCESS) return ret;
  12842. // DDR init
  12843. ret = ps7_config (ps7_ddr_init_data);
  12844. if (ret != PS7_INIT_SUCCESS) return ret;
  12845. // Peripherals init
  12846. ret = ps7_config (ps7_peripherals_init_data);
  12847. if (ret != PS7_INIT_SUCCESS) return ret;
  12848. //xil_printf ("\n PCW Silicon Version : %d.0", pcw_ver);
  12849. return PS7_INIT_SUCCESS;
  12850. }
  12851. /* For delay calculation using global timer */
  12852. /* start timer */
  12853. void perf_start_clock(void)
  12854. {
  12855. *(volatile unsigned int*)SCU_GLOBAL_TIMER_CONTROL = ((1 << 0) | // Timer Enable
  12856. (1 << 3) | // Auto-increment
  12857. (0 << 8) // Pre-scale
  12858. );
  12859. }
  12860. /* stop timer and reset timer count regs */
  12861. void perf_reset_clock(void)
  12862. {
  12863. perf_disable_clock();
  12864. *(volatile unsigned int*)SCU_GLOBAL_TIMER_COUNT_L32 = 0;
  12865. *(volatile unsigned int*)SCU_GLOBAL_TIMER_COUNT_U32 = 0;
  12866. }
  12867. /* Compute mask for given delay in miliseconds*/
  12868. int get_number_of_cycles_for_delay(unsigned int delay)
  12869. {
  12870. // GTC is always clocked at 1/2 of the CPU frequency (CPU_3x2x)
  12871. return (APU_FREQ*delay/(2*1000));
  12872. }
  12873. /* stop timer */
  12874. void perf_disable_clock(void)
  12875. {
  12876. *(volatile unsigned int*)SCU_GLOBAL_TIMER_CONTROL = 0;
  12877. }
  12878. void perf_reset_and_start_timer()
  12879. {
  12880. perf_reset_clock();
  12881. perf_start_clock();
  12882. }